CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程
收藏

文件名称:VHDL-book3

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Windows] [程序]
  • 上传时间：
    2013-06-06
  • 文件大小：
    8.6mb
  • 已下载：
    0次
  • 提 供 者：
    贾***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

　　D_flipflop：1位D触发器的设计

　　D_fllipflop_behav：4位D触发器的设计

　　reg1bit：1位寄存器设计

　　reg4bit：4位寄存器设计

　　shiftreg4：一般移位寄存器的设计

　　ring_shiftreg4：环型移位寄存器的设计

　　debounce4：消抖电路的设计

　　clock_pulse：时钟脉冲电路的设计

　　count3bit_gate：3位计数器的设计

　　count3bit_behav：3位计数器的设计

　　mod5cnt：模5计数器的设计

　　mod10Kcnt：时钟分频器的设计

　　morsea：任意波生成器的设计

　　sw2reg：加载开关量到寄存器的设计

　　shift_reg8：移位数据到移位寄存器的设计

　　scroll：滚动7段数码显示设计

　　fib：Fibonacci序列设计

　　pwm4：PWM控制直流电机设计

　　pwmg：PWM控制伺服电机位置设计-D_flipflop: 1-bit D flip-flop design D_fllipflop_behav: 4-bit D flip-flop design reg1bit: 1-bit register design reg4bit: 4-bit register design shiftreg4: general shift register design ring_shiftreg4: ring shift register design debounce4: elimination shake circuit design clock_pulse: clock pulse circuit design count3bit_gate: 3-bit counter design count3bit_behav: 3-bit counter design mod5cnt: Mode 5 counter design mod10Kcnt: clock divider design morsea: arbitrary waveform generator design sw2reg: Load switch to register the design shift_reg8: shift data into the shift register design scroll: Scroll 7-segment digital display design fib: Fibonacci Sequence Design pwm4: PWM controlled DC motor design pwmg: PWM servo motor position control design
(系统自动生成,下载前可以参看下载内容)

下载文件列表

VHDL-book3/
VHDL-book3/clock_pluse/
VHDL-book3/clock_pluse/clock_pluse.cmd_log
VHDL-book3/clock_pluse/clock_pluse.ise
VHDL-book3/clock_pluse/clock_pluse.lso
VHDL-book3/clock_pluse/clock_pluse.ngc
VHDL-book3/clock_pluse/clock_pluse.ngr
VHDL-book3/clock_pluse/clock_pluse.ntrc_log
VHDL-book3/clock_pluse/clock_pluse.prj
VHDL-book3/clock_pluse/clock_pluse.restore
VHDL-book3/clock_pluse/clock_pluse.stx
VHDL-book3/clock_pluse/clock_pluse.syr
VHDL-book3/clock_pluse/clock_pluse.vhd
VHDL-book3/clock_pluse/clock_pluse.xst
VHDL-book3/clock_pluse/clock_pluse_summary.html
VHDL-book3/clock_pluse/clock_pluse_vhdl.prj
VHDL-book3/clock_pluse/clock_pluse_xdb/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise.lock
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/version
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/Autonym/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/common/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/__stored_object_table__
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ISimPlugin/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ISimPlugin/SignalOrdering1/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ISimPlugin/SignalOrdering1/test_isim_beh.exe
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ISimPlugin/SignalOrdering1/test_isim_beh.exe_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects__
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects___StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_object_table__
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/SrcCtrl/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/SrcCtrl/SavedOptions/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/STE/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/xreport/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-clock_pluse
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-clock_pluse_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-DataFactory-Default
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-DataFactory-Default_StrTbl
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__OBJSTORE__/_ProjRepoInternal_/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/Autonym/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/Autonym/regkeys
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/bitgen/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/bitgen/regkeys
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/common/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/common/regkeys
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/cpldfit/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/cpldfit/regkeys
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/dumpngdio/
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/dumpngdio/regkeys
VHDL-book3/clock_pluse/clock_pluse_xdb/tmp/ise/__REGISTRY__/fuse/
VHDL-book3/clock

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com