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文件名称:16bits_multiplier

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2013-07-02
  • 文件大小：
    592.19kb
  • 已下载：
    1次
  • 提 供 者：
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是一个有符号的16位乘法器的设计，包含详细的设计报告和全部的verilog代码。乘法器采用booth编码，4-2压缩，超前进位结构-This is a signed 16-bit multiplier design, detailed design reports and contains all of the verilog code. Multiplier using booth encoding ,4-2 compression, lookahead structure
(系统自动生成,下载前可以参看下载内容)

下载文件列表

16bits_multiplier/
16bits_multiplier/adder_32.v
16bits_multiplier/compressor.v
16bits_multiplier/mul_booth2.v
16bits_multiplier/tb.v
16bits_multiplier/乘法器设计报告.doc

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