文件名称:Digital-clock-design
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- 上传时间:2013-07-16
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数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器,利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test was successful.
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数字钟设计/clkdiv.bsf
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数字钟设计/cnth_4.bsf
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数字钟设计/readme.txt
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数字钟设计
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数字钟设计/clkdiv.vwf
数字钟设计/cnth_2.bsf
数字钟设计/cnth_2.vhd
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数字钟设计/cnth_4.vhd
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数字钟设计/cntss_10.vhd
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数字钟设计/readme.txt
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