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文件名称:rs_204_188----v1.0

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-07-16
  • 文件大小：
    2.23mb
  • 已下载：
    2次
  • 提 供 者：
    zhu****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

RS 编码和解码Verilog Code, 实现了RS（204,188)的编码和译码；-RS Coding and Decoding Verilog code，　implement　RS（204,188)　
(系统自动生成,下载前可以参看下载内容)

下载文件列表

rs_204_188 - v1.0/altera_204_188.PNG
rs_204_188 - v1.0/RS_interleave.PNG
rs_204_188 - v1.0/rtl/RsDecodeSyndrome.v
rs_204_188 - v1.0/rtl/RsDecodeErasure.v
rs_204_188 - v1.0/rtl/RsDecodePolymul.v
rs_204_188 - v1.0/rtl/RsDecodeEuclide.v
rs_204_188 - v1.0/rtl/RsDecodeShiftOmega.v
rs_204_188 - v1.0/rtl/RsDecodeDegree.v
rs_204_188 - v1.0/rtl/RsDecodeChien.v
rs_204_188 - v1.0/rtl/RsDecodeInv.v
rs_204_188 - v1.0/rtl/RsDecodeDelay.v
rs_204_188 - v1.0/rtl/RsDecodeDpRam.v
rs_204_188 - v1.0/rtl/RsDecodeTop.v
rs_204_188 - v1.0/rtl/RsDecodeMult.v
rs_204_188 - v1.0/rtl/RsEncodeTop.v
rs_204_188 - v1.0/rtl/proj_rs.prj
rs_204_188 - v1.0/rtl/proj_rs.prd
rs_204_188 - v1.0/rtl/RsDecIn.hex
rs_204_188 - v1.0/rtl/RsDecOut.hex
rs_204_188 - v1.0/rtl/RsEncIn.hex
rs_204_188 - v1.0/rtl/RsEncOut.hex
rs_204_188 - v1.0/rtl/simReedSolomon.v
rs_204_188 - v1.0/rtl/IPSpecs.txt
rs_204_188 - v1.0/rtl/result.out
rs_204_188 - v1.0/rtl/RsEncodeTop.v.bak
rs_204_188 - v1.0/rtl/RsDecIn - 1_188.hex
rs_204_188 - v1.0/rtl/RsEncPack
rs_204_188 - v1.0/rtl/RsEncPack.v.bak
rs_204_188 - v1.0/rtl/simReedSolomon.v.bak
rs_204_188 - v1.0/rtl/RsDecodeTop.v.bak
rs_204_188 - v1.0/rtl/wave.do
rs_204_188 - v1.0/rtl/xilinx_primitive_ram.v
rs_204_188 - v1.0/rtl/Sim_RAM.v
rs_204_188 - v1.0/rtl/v5_stdram_lib
rs_204_188 - v1.0/rtl/v5_stdram_lib.v
rs_204_188 - v1.0/rtl/v5_stdram_lib.v.bak
rs_204_188 - v1.0/rtl/RsEncodePkg.v
rs_204_188 - v1.0/rtl/RsEncodePkg.v.bak
rs_204_188 - v1.0/rtl/xilinx_primitive_use_v5.v
rs_204_188 - v1.0/rtl/xilinx_primitive_use_v5.v.bak
rs_204_188 - v1.0/rtl/Sim_RAM.v.bak
rs_204_188 - v1.0/rtl/FPGA_Sel_Sim.v
rs_204_188 - v1.0/rtl/FPGA_Sel_Sim.v.bak
rs_204_188 - v1.0/rtl/rsdecode_pkg.v.bak
rs_204_188 - v1.0/rtl/RSDecodePkg.v
rs_204_188 - v1.0/rtl/rsdecodepkg.v.bak
rs_204_188 - v1.0/rtl/RsEncIn - 1-188_1s.hex
rs_204_188 - v1.0/rtl/RsDecIn - 1-188-1s.hex
rs_204_188 - v1.0/rtl/a.mem
rs_204_188 - v1.0/rtl/my_dec_in.txt
rs_204_188 - v1.0/rtl/my_dec_out.txt
rs_204_188 - v1.0/rtl/vsim.wlf
rs_204_188 - v1.0/rtl/rs_v1.0/run_options.txt
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.tlg
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.sap
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.fse
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.szr
rs_204_188 - v1.0/rtl/rs_v1.0/AutoConstraint_RsEncodeTop.sdc
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.srd
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.srm
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.map
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.edf
rs_204_188 - v1.0/rtl/rs_v1.0/synplicity.ucf
rs_204_188 - v1.0/rtl/rs_v1.0/rpt_RsEncodeTop.areasrr
rs_204_188 - v1.0/rtl/rs_v1.0/rpt_RsEncodeTop_areasrr.htm
rs_204_188 - v1.0/rtl/rs_v1.0/traplog.tlg
rs_204_188 - v1.0/rtl/rs_v1.0/.recordref
rs_204_188 - v1.0/rtl/rs_v1.0/AutoConstraint_RsDecodeTop.sdc
rs_204_188 - v1.0/rtl/rs_v1.0/rpt_RsDecodeTop.areasrr
rs_204_188 - v1.0/rtl/rs_v1.0/rpt_RsDecodeTop_areasrr.htm
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.srr
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.srs
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodeTop.ncf
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.tlg
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.sap
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.fse
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.szr
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.srd
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.srm
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.map
rs_204_188 - v1.0/rtl/rs_v1.0/FPGA_Sel.edf
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.tlg
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.srs
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.sap
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.fse
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.szr
rs_204_188 - v1.0/rtl/rs_v1.0/AutoConstraint_rsencode_pkg.sdc
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.srd
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.srm
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.map
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.edf
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rs_204_188 - v1.0/rtl/rs_v1.0/rpt_rsencode_pkg_areasrr.htm
rs_204_188 - v1.0/rtl/rs_v1.0/RsEncodePkg.srr
rs_204_188 - v1.0/rtl/rs_v1.0/Sim_RAM.srr
rs_204_188 - v1.0/rtl/rs_v1.0/Sim_RAM.tlg
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rs_204_188 - v1.0/rtl/rs_v1.0/Sim_RAM.szr
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rs_204_188 - v1.0/rtl/rs_v1.0/RSDecodePkg.tlg
rs_204_188 - v1.0/rtl/rs_v1.0/RSDecodePkg.sap
rs_204_188 - v1.0/rtl/rs_v1.0/RSDecodePkg.fse
rs_204_188 - v1.0/rtl/rs_v1.0/RSDecodePkg.szr
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rs_204_188 - v1.0/rtl/rs_v1.0/RSDecodePkg.srm
rs_204_188 - v1.0/rtl/rs_v1.0/RSDecodePkg.map
rs

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