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文件名称:clk_generator

  • 所属分类：
    ELanguage
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-07-16
  • 文件大小：
    862byte
  • 已下载：
    0次
  • 提 供 者：
    han***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于Verilog HDL的任意分频代码，由本人原创，可实现0.000001Hz的步进，跟网络上的大部分简单地分频不一样！-Devicetor descr ipted by Verilog，can reach 0.0000001Hz！
(系统自动生成,下载前可以参看下载内容)

下载文件列表

clk_generator.v

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