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文件名称:lab4_5

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2013-07-22
  • 文件大小：
    5.24kb
  • 已下载：
    0次
  • 提 供 者：
    Wang ******
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用VHDL实现串行除法器，16位被除数，8位除数-Using VHDL serial divider, 16 dividend, divisor 8
(系统自动生成,下载前可以参看下载内容)

下载文件列表

control.vhd
display.vhd
divide.vhd
divider_top.qsf
divider_top.vhd
my_state.vhd
set.vhd

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