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文件名称:DLX-pipeline-in-verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-08-25
  • 文件大小：
    894.36kb
  • 已下载：
    0次
  • 提 供 者：
    陈***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog实现DLX指令集5段流水线-5 stage DLX pipeline implemented in verilog
(系统自动生成,下载前可以参看下载内容)

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12060006 陈祥 体系结构第五次实验（DLX流水线）/12060006 陈祥 DLX流水线.docx
12060006 陈祥 体系结构第五次实验（DLX流水线）/~$060006 陈祥 DLX流水线.docx
12060006 陈祥 体系结构第五次实验（DLX流水线）/截图/ise工程.png
12060006 陈祥 体系结构第五次实验（DLX流水线）/截图/仿真.png
12060006 陈祥 体系结构第五次实验（DLX流水线）/截图/网表.png
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/controller.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/dlx.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/dlx_pipeline.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/EX_stage.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/ID_stage.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/IF_stage.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/memory.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/MEM_stage.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/mem_wrapper.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/opcode.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/regfiles.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src/WB_stage.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/测试程序src/dlx_tb.v
12060006 陈祥 体系结构第五次实验（DLX流水线）/测试程序src/memfile.dat
12060006 陈祥 体系结构第五次实验（DLX流水线）/截图
12060006 陈祥 体系结构第五次实验（DLX流水线）/所有src
12060006 陈祥 体系结构第五次实验（DLX流水线）/测试程序src
12060006 陈祥 体系结构第五次实验（DLX流水线）

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