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文件名称:encode_8B10B

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2013-12-06
  • 文件大小：
    1.52kb
  • 已下载：
    0次
  • 提 供 者：
    L*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用verilog编写的8B/10B编码模块。参考了网上的源码，并取消了时序，以纯逻辑实现。将3B/4B、5B/6B两部分单独写成模块，可读性更强-Using verilog 8B/10B encoding module. Online reference source, and canceled the timing, pure logic implementation. The 3B/4B, 5B/6B written two separate modules, more readable
(系统自动生成,下载前可以参看下载内容)

下载文件列表

encode_5B6B.v
encode_8B10B.v
encode_3B4B.v

相关说明

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