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文件名称:CLZ32

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [ASM] [源码]
  • 上传时间：
    2014-01-08
  • 文件大小：
    34kb
  • 已下载：
    4次
  • 提 供 者：
    Yuxi*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

针对32位MIPS微处理器中CLZ指令（对单个字高位连零进行计数）的实现电路，使用了类似于超前进位的逻辑结构。包含测试文档，以及Design

Compile所用的环境和脚本。-The CLZ instruction counts the number of leading zeros in a word. The 32-bit word in the GPR rs is scanned from most-significant to least-significant bit.The number of leading zeros is counted and the result is written to the GPR rd. If

all 32 bits are cleared in the GPR rs, the result written to the GPR rd is 32.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

CLZ/.synopsys_dc.setup
CLZ/CLZ.cr.mti
CLZ/CLZ.mpf
CLZ/CLZ16.v
CLZ/CLZ32.v
CLZ/CLZ_testbench.v
CLZ/constrain.tcl
CLZ/run.tcl
CLZ/transcript
CLZ/vsim.wlf
CLZ/work/@c@l@z16/verilog.asm
CLZ/work/@c@l@z16/verilog.rw
CLZ/work/@c@l@z16/_primary.dat
CLZ/work/@c@l@z16/_primary.dbs
CLZ/work/@c@l@z16/_primary.vhd
CLZ/work/@c@l@z32/verilog.asm
CLZ/work/@c@l@z32/verilog.rw
CLZ/work/@c@l@z32/_primary.dat
CLZ/work/@c@l@z32/_primary.dbs
CLZ/work/@c@l@z32/_primary.vhd
CLZ/work/@c@l@z_testbench/verilog.asm
CLZ/work/@c@l@z_testbench/verilog.rw
CLZ/work/@c@l@z_testbench/_primary.dat
CLZ/work/@c@l@z_testbench/_primary.dbs
CLZ/work/@c@l@z_testbench/_primary.vhd
CLZ/work/_info
CLZ/work/_vmake
CLZ/work/@c@l@z16
CLZ/work/@c@l@z32
CLZ/work/@c@l@z_testbench
CLZ/work/_temp
CLZ/work
CLZ

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