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文件名称:XU-LIE-JIAN-CE-QI

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2014-01-13
  • 文件大小：
    40.85kb
  • 已下载：
    0次
  • 提 供 者：
    邱****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用状态机实现序列检测器的源代码，用maxplus软件运行，管脚已配置完成，芯片为EP1K30TC144-3-State of mind achieved with a sequence detector source code, run the software with maxplus Pin has been configured, the chip is EP1K30TC144-3
(系统自动生成,下载前可以参看下载内容)

下载文件列表

SHIYAN5/LIB.DLS
SHIYAN5/schk.acf
SHIYAN5/schk.cnf
SHIYAN5/schk.fit
SHIYAN5/schk.hex
SHIYAN5/schk.hif
SHIYAN5/schk.mmf
SHIYAN5/schk.ndb
SHIYAN5/schk.pin
SHIYAN5/schk.pof
SHIYAN5/schk.rpt
SHIYAN5/schk.snf
SHIYAN5/schk.sof
SHIYAN5/SCHK.sym
SHIYAN5/schk.ttf
SHIYAN5/schk.vhd
SHIYAN5/U1205483.DLS
SHIYAN5/U3519981.DLS
SHIYAN5/U5756641.DLS
SHIYAN5

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