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文件名称:VHDL

  • 所属分类：
    VHDL编程
  • 标签属性：
  • 上传时间：
    2008-10-13
  • 文件大小：
    3.15mb
  • 已下载：
    0次
  • 提 供 者：
    张****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

几个ＶＨＤＬ的编程实例
(系统自动生成,下载前可以参看下载内容)

下载文件列表

VHDL/实验1/part1/cmp_state.ini
VHDL/实验1/part1/db/part1.(0).cnf.cdb
VHDL/实验1/part1/db/part1.(0).cnf.hdb
VHDL/实验1/part1/db/part1.asm.qmsg
VHDL/实验1/part1/db/part1.cbx.xml
VHDL/实验1/part1/db/part1.cmp.cdb
VHDL/实验1/part1/db/part1.cmp.hdb
VHDL/实验1/part1/db/part1.cmp.kpt
VHDL/实验1/part1/db/part1.cmp.logdb
VHDL/实验1/part1/db/part1.cmp.rdb
VHDL/实验1/part1/db/part1.cmp.tdb
VHDL/实验1/part1/db/part1.cmp0.ddb
VHDL/实验1/part1/db/part1.dbp
VHDL/实验1/part1/db/part1.db_info
VHDL/实验1/part1/db/part1.eco.cdb
VHDL/实验1/part1/db/part1.fit.qmsg
VHDL/实验1/part1/db/part1.hier_info
VHDL/实验1/part1/db/part1.hif
VHDL/实验1/part1/db/part1.map.cdb
VHDL/实验1/part1/db/part1.map.hdb
VHDL/实验1/part1/db/part1.map.logdb
VHDL/实验1/part1/db/part1.map.qmsg
VHDL/实验1/part1/db/part1.pre_map.cdb
VHDL/实验1/part1/db/part1.pre_map.hdb
VHDL/实验1/part1/db/part1.psp
VHDL/实验1/part1/db/part1.rtlv.hdb
VHDL/实验1/part1/db/part1.rtlv_sg.cdb
VHDL/实验1/part1/db/part1.rtlv_sg_swap.cdb
VHDL/实验1/part1/db/part1.sgdiff.cdb
VHDL/实验1/part1/db/part1.sgdiff.hdb
VHDL/实验1/part1/db/part1.signalprobe.cdb
VHDL/实验1/part1/db/part1.sim.hdb
VHDL/实验1/part1/db/part1.sim.qmsg
VHDL/实验1/part1/db/part1.sim.rdb
VHDL/实验1/part1/db/part1.sim.vwf
VHDL/实验1/part1/db/part1.sld_design_entry.sci
VHDL/实验1/part1/db/part1.sld_design_entry_dsc.sci
VHDL/实验1/part1/db/part1.syn_hier_info
VHDL/实验1/part1/db/part1.tan.qmsg
VHDL/实验1/part1/db/part1_cmp.qrpt
VHDL/实验1/part1/db/wed.zsf
VHDL/实验1/part1/DE2.qpf
VHDL/实验1/part1/DE2.qws
VHDL/实验1/part1/part1.asm.rpt
VHDL/实验1/part1/part1.done
VHDL/实验1/part1/part1.fit.eqn
VHDL/实验1/part1/part1.fit.rpt
VHDL/实验1/part1/part1.fit.summary
VHDL/实验1/part1/part1.flow.rpt
VHDL/实验1/part1/part1.map.eqn
VHDL/实验1/part1/part1.map.rpt
VHDL/实验1/part1/part1.map.summary
VHDL/实验1/part1/part1.pin
VHDL/实验1/part1/part1.qsf
VHDL/实验1/part1/part1.sim.rpt
VHDL/实验1/part1/part1.tan.rpt
VHDL/实验1/part1/part1.tan.summary
VHDL/实验1/part1/part1.vhd
VHDL/实验1/part1/part1.vwf
VHDL/实验1/part1/part1_assignment_defaults.qdf
VHDL/实验1/part2/cmp_state.ini
VHDL/实验1/part2/db/part2.(0).cnf.cdb
VHDL/实验1/part2/db/part2.(0).cnf.hdb
VHDL/实验1/part2/db/part2.asm.qmsg
VHDL/实验1/part2/db/part2.cbx.xml
VHDL/实验1/part2/db/part2.cmp.cdb
VHDL/实验1/part2/db/part2.cmp.hdb
VHDL/实验1/part2/db/part2.cmp.kpt
VHDL/实验1/part2/db/part2.cmp.logdb
VHDL/实验1/part2/db/part2.cmp.rdb
VHDL/实验1/part2/db/part2.cmp.tdb
VHDL/实验1/part2/db/part2.cmp0.ddb
VHDL/实验1/part2/db/part2.dbp
VHDL/实验1/part2/db/part2.db_info
VHDL/实验1/part2/db/part2.eco.cdb
VHDL/实验1/part2/db/part2.fit.qmsg
VHDL/实验1/part2/db/part2.hier_info
VHDL/实验1/part2/db/part2.hif
VHDL/实验1/part2/db/part2.map.cdb
VHDL/实验1/part2/db/part2.map.hdb
VHDL/实验1/part2/db/part2.map.logdb
VHDL/实验1/part2/db/part2.map.qmsg
VHDL/实验1/part2/db/part2.pre_map.cdb
VHDL/实验1/part2/db/part2.pre_map.hdb
VHDL/实验1/part2/db/part2.psp
VHDL/实验1/part2/db/part2.rtlv.hdb
VHDL/实验1/part2/db/part2.rtlv_sg.cdb
VHDL/实验1/part2/db/part2.rtlv_sg_swap.cdb
VHDL/实验1/part2/db/part2.sgdiff.cdb
VHDL/实验1/part2/db/part2.sgdiff.hdb
VHDL/实验1/part2/db/part2.signalprobe.cdb
VHDL/实验1/part2/db/part2.sim.hdb
VHDL/实验1/part2/db/part2.sim.qmsg
VHDL/实验1/part2/db/part2.sim.rdb
VHDL/实验1/part2/db/part2.sim.vwf
VHDL/实验1/part2/db/part2.sld_design_entry.sci
VHDL/实验1/part2/db/part2.sld_design_entry_dsc.sci
VHDL/实验1/part2/db/part2.syn_hier_info
VHDL/实验1/part2/db/part2.tan.qmsg
VHDL/实验1/part2/db/part2_cmp.qrpt
VHDL/实验1/part2/db/wed.zsf
VHDL/实验1/part2/part2.asm.rpt
VHDL/实验1/part2/part2.done
VHDL/实验1/part2/part2.fit.eqn
VHDL/实验1/part2/part2.fit.rpt
VHDL/实验1/part2/part2.fit.summary
VHDL/实验1/part2/part2.flow.rpt
VHDL/实验1/part2/part2.map.eqn
VHDL/实验1/part2/part2.map.rpt
VHDL/实验1/part2/part2.map.summary
VHDL/实验1/part2/part2.pin
VHDL/实验1/part2/part2.qpf
VHDL/实验1/part2/part2.qsf
VHDL/实验1/part2/part2.qws
VHDL/实验1/part2/part2.sim.rpt
VHDL/实验1/part2/part2.tan.rpt
VHDL/实验1/part2/part2.tan.summary
VHDL/实验1/part2/part2.vhd
VHDL/实验1/part2/part2.vwf
VHDL/实验1/part2/part2_assignment_defaults.qdf
VHDL/实验1/part3/cmp_state.ini
VHDL/实验1/part3/db/part3.(0).cnf.cdb
VHDL/实验1/part3/db/part3.(0).cnf.hdb
VHDL/实验1/part3/db/part3.(1).cnf.cdb
VHDL/实验1/part3/db/part3.(1).cnf.hdb
VHDL/实验1/part3/db/part3.asm.qmsg
VHDL/实验1/part3/db/part3.cbx.xml
VHDL/实验1/part3/db/part3.cmp.cdb
VHDL/实验1/part3/db/part3.cmp.hdb
VHDL/实验1/part3/db/part3.cmp.kpt
VHDL/实验1/part3/db/part3.cmp.logdb
VHDL/实验1/part3/db/part3.cmp.rdb
VHDL/实验1/part3/db/part3.cmp.tdb
VHDL/实验1/part3/db/part3.cmp0.ddb
VHDL/实验1/part3/db/part3.dbp
VHDL/实验1/part3/db/part3.db_info
VHDL/实验1/part3/db/part3.eco.cdb
VHDL/实验1/part3/db/part3.fit.qmsg
VHDL/实验1/part3/db/part3.hier_info
VHDL/实验1/part3/db/part3.hif
VHDL/实验1/part3/db/part3.map.cdb
VHDL/实验1/part3/db/part3.map.hdb
VHDL/实验1/part3/db/part3.map.logdb
VHDL/实验1/part3/db/part3.map.qmsg
VHDL/实验1/part3/db/part3.pre_map.cdb
VHDL/实验1/part3/db/part3.pre_map.hdb
VHDL/实验1/part3/db/part3.psp
VHDL/实验1/part3/db/part3.rpp.qmsg
VHDL/实验1/part3/db/part3.rtlv.hdb
VHDL/实验1/part3/db/part3.rtlv_sg.cdb
VHDL/实验1/part3/db/part3.rtlv_sg_swap.cdb
VHDL/实验1/part3/db/part3.sgate.rvd
VHDL/实验1/part3/db/part3.sgate_sm.rvd
VHDL/实验1/part3/db/part3.sgdiff.cdb
VHDL/实验1/part3/db/part3.sgdiff.hdb
VHDL/实验1/part3/db/part3.signalprobe.cdb
VHDL/实验1/part3/db/part3.sim.hdb
VHDL/实验1/pa

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