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文件名称:finaldesign_watch

  • 所属分类:
  • 标签属性:
  • 上传时间:
    2014-03-16
  • 文件大小:
    961.79kb
  • 已下载:
    0次
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基于VHDL的数字跑表源码,芯片采用ALTERA公司的ACEX1K 系列的EP1K10TC100-3,项目设计过程中,用EDA技术作开发手段,运用VHDL语言,实现从0.01秒到59分59秒59 的设计。-VHDL-based digital stopwatch source, ALTERA chip company ACEX1K series EP1K10TC100-3, the project design process, by means of EDA technology for the development, the use of the VHDL language, from 0.01 seconds to 59 minutes 59 seconds 59 design.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

finaldesign数字跑表/
finaldesign数字跑表/Block.asm.rpt
finaldesign数字跑表/Block.bdf
finaldesign数字跑表/Block.done
finaldesign数字跑表/Block.dpf
finaldesign数字跑表/Block.fit.rpt
finaldesign数字跑表/Block.fit.summary
finaldesign数字跑表/Block.flow.rpt
finaldesign数字跑表/Block.map.rpt
finaldesign数字跑表/Block.map.summary
finaldesign数字跑表/Block.pin
finaldesign数字跑表/Block.pof
finaldesign数字跑表/Block.qpf
finaldesign数字跑表/Block.qsf
finaldesign数字跑表/Block.qws
finaldesign数字跑表/Block.sim.rpt
finaldesign数字跑表/Block.sof
finaldesign数字跑表/Block.tan.rpt
finaldesign数字跑表/Block.tan.summary
finaldesign数字跑表/Block.vwf
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