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文件名称:multiply_verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2014-03-20
  • 文件大小：
    2.57kb
  • 已下载：
    0次
  • 提 供 者：
    杜***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

几个常用的乘法器的verilog实现，包括普通乘法器，时序乘法器，行波乘法器-Several commonly used multiplier verilog achieve, including ordinary multiplier, multiplier timing, traveling wave multiplier, etc.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

常用乘法器设计/basic_base2_mul.v
常用乘法器设计/basic_base2_mul_seq.v
常用乘法器设计/carry_save_mult.v
常用乘法器设计/ripple_carry_mult.v
常用乘法器设计/

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