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文件名称:SDivider16bit_V120

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2014-03-23
  • 文件大小：
    18.55kb
  • 已下载：
    1次
  • 提 供 者：
    Toke****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

循环型除法器Verilog代码，带有8位小数，可使除法器固定长度，缩减时钟开销-Streamlined divider Verilog code, with eight decimal places, make fixed-length divider, reducing the overhead clock
(系统自动生成,下载前可以参看下载内容)

下载文件列表

SDivider16bit_V120.v
simulation.png

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