文件名称:Verilog_UART
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所属分类:
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- 上传时间:2014-04-21
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文件大小:3.71kb
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the file use verilog HDL to realize uart.it contain
recive and transmit.-the files use verilog HDL to realize uart.it contain
reciver and transmitor.
recive and transmit.-the files use verilog HDL to realize uart.it contain
reciver and transmitor.
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下载文件列表
Verilog实现串口/speed_select_rx.v
Verilog实现串口/speed_select_tx.v
Verilog实现串口/uart_recive_module.v
Verilog实现串口/uart_transmit_module.v
Verilog实现串口
Verilog实现串口/speed_select_tx.v
Verilog实现串口/uart_recive_module.v
Verilog实现串口/uart_transmit_module.v
Verilog实现串口
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