文件名称:dirital_clock_7
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所属分类：
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- 上传时间：2014-05-07
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文件大小：1.18kb
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verilog实现电子时钟模块，输入60Hz时钟信号和复位，输出时分秒，共6位，每位7段输出用于驱动-verilog electronic clock module, 60Hz input clock signal and reset, Minutes exportation, a total of six, each of the seven drivers for output
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digitalClock.v
testBench.v
zxur.txt
111.txt
testBench.v
zxur.txt
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