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文件名称:altera_pll

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2014-05-11
  • 文件大小：
    2.91mb
  • 已下载：
    0次
  • 提 供 者：
    moh****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

this file contain sources code in VHDL lanugage for PLL (Phase locked loop) module
(系统自动生成,下载前可以参看下载内容)

下载文件列表

altera_pll/modelsim/altera_mf/alt3pram/behavior.dat
altera_pll/modelsim/altera_mf/alt3pram/behavior.dbs
altera_pll/modelsim/altera_mf/alt3pram/_primary.dat
altera_pll/modelsim/altera_mf/alt3pram/_primary.dbs
altera_pll/modelsim/altera_mf/altaccumulate/behaviour.dat
altera_pll/modelsim/altera_mf/altaccumulate/behaviour.dbs
altera_pll/modelsim/altera_mf/altaccumulate/_primary.dat
altera_pll/modelsim/altera_mf/altaccumulate/_primary.dbs
altera_pll/modelsim/altera_mf/altcam/behave.dat
altera_pll/modelsim/altera_mf/altcam/behave.dbs
altera_pll/modelsim/altera_mf/altcam/_primary.dat
altera_pll/modelsim/altera_mf/altcam/_primary.dbs
altera_pll/modelsim/altera_mf/altclklock/behavior.dat
altera_pll/modelsim/altera_mf/altclklock/behavior.dbs
altera_pll/modelsim/altera_mf/altclklock/_primary.dat
altera_pll/modelsim/altera_mf/altclklock/_primary.dbs
altera_pll/modelsim/altera_mf/altddio_bidir/struct.dat
altera_pll/modelsim/altera_mf/altddio_bidir/struct.dbs
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altera_pll/modelsim/altera_mf/altddio_in/behave.dat
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altera_pll/modelsim/altera_mf/altera_device_families/body.dbs
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altera_pll/modelsim/altera_mf/altpll/_primary.dbs
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altera_pll/modelsim/altera_mf/altqpram/_primary.dbs
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altera_pll/modelsim/altera_mf/altshift_taps/_primary.dbs
altera_pll/modelsim/altera_mf/altsource_probe/sim_altsource_probe.dat
altera_pll/modelsim/altera_mf/altsource_probe/sim_altsource_probe.dbs

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