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文件名称:fir18

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2014-05-22
  • 文件大小：
    1.48mb
  • 已下载：
    0次
  • 提 供 者：
    安****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

介绍了一种基于FPGA和高精度A/D转换器结合的FIR滤波器电路系统,该滤波器采用乘法累加器算法,并利用X ilinx公司XC3S500E的FPGA进行试验验证,主要包括对输入的正弦波信号进行A/D转换后进行滤波,通过上位机显示滤波结果。 -Introduces an FPGA-based FIR filter circuit systems and high-precision A/D converter combined, the filter algorithm using multiplier-accumulator, and use X ilinx company XC3S500E of FPGA verification test, including the input sine wave filtering the signal for A/D conversion, filtering results displayed by the host computer.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

fir18/.sopc_builder/filters.xml
fir18/.sopc_builder/preferences.xml
fir18/Acc_Sub.v
fir18/Acc_Sub.v.bak
fir18/db/fir18.(0).cnf.cdb
fir18/db/fir18.(0).cnf.hdb
fir18/db/fir18.(1).cnf.cdb
fir18/db/fir18.(1).cnf.hdb
fir18/db/fir18.(2).cnf.cdb
fir18/db/fir18.(2).cnf.hdb
fir18/db/fir18.(3).cnf.cdb
fir18/db/fir18.(3).cnf.hdb
fir18/db/fir18.(4).cnf.cdb
fir18/db/fir18.(4).cnf.hdb
fir18/db/fir18.(5).cnf.cdb
fir18/db/fir18.(5).cnf.hdb
fir18/db/fir18.(6).cnf.cdb
fir18/db/fir18.(6).cnf.hdb
fir18/db/fir18.(7).cnf.cdb
fir18/db/fir18.(7).cnf.hdb
fir18/db/fir18.(8).cnf.cdb
fir18/db/fir18.(8).cnf.hdb
fir18/db/fir18.(9).cnf.cdb
fir18/db/fir18.(9).cnf.hdb
fir18/db/fir18.amm.cdb
fir18/db/fir18.asm.qmsg
fir18/db/fir18.asm.rdb
fir18/db/fir18.asm_labs.ddb
fir18/db/fir18.cbx.xml
fir18/db/fir18.cmp.bpm
fir18/db/fir18.cmp.cdb
fir18/db/fir18.cmp.hdb
fir18/db/fir18.cmp.kpt
fir18/db/fir18.cmp.logdb
fir18/db/fir18.cmp.rdb
fir18/db/fir18.cmp0.ddb
fir18/db/fir18.cmp1.ddb
fir18/db/fir18.cmp_merge.kpt
fir18/db/fir18.db_info
fir18/db/fir18.eda.qmsg
fir18/db/fir18.fit.qmsg
fir18/db/fir18.hier_info
fir18/db/fir18.hif
fir18/db/fir18.idb.cdb
fir18/db/fir18.lpc.html
fir18/db/fir18.lpc.rdb
fir18/db/fir18.lpc.txt
fir18/db/fir18.map.bpm
fir18/db/fir18.map.cdb
fir18/db/fir18.map.hdb
fir18/db/fir18.map.kpt
fir18/db/fir18.map.logdb
fir18/db/fir18.map.qmsg
fir18/db/fir18.map_bb.cdb
fir18/db/fir18.map_bb.hdb
fir18/db/fir18.map_bb.logdb
fir18/db/fir18.pre_map.cdb
fir18/db/fir18.pre_map.hdb
fir18/db/fir18.rtlv.hdb
fir18/db/fir18.rtlv_sg.cdb
fir18/db/fir18.rtlv_sg_swap.cdb
fir18/db/fir18.sgdiff.cdb
fir18/db/fir18.sgdiff.hdb
fir18/db/fir18.sim_ori.vwf
fir18/db/fir18.sld_design_entry.sci
fir18/db/fir18.sld_design_entry_dsc.sci
fir18/db/fir18.smart_action.txt
fir18/db/fir18.sta.qmsg
fir18/db/fir18.sta.rdb
fir18/db/fir18.sta_cmp.6_slow.tdb
fir18/db/fir18.syn_hier_info
fir18/db/fir18.tis_db_list.ddb
fir18/db/fir18.tmw_info
fir18/db/fir18_global_asgn_op.abo
fir18/db/logic_util_heursitic.dat
fir18/db/prev_cmp_fir18.asm.qmsg
fir18/db/prev_cmp_fir18.eda.qmsg
fir18/db/prev_cmp_fir18.fit.qmsg
fir18/db/prev_cmp_fir18.map.qmsg
fir18/db/prev_cmp_fir18.qmsg
fir18/db/prev_cmp_fir18.sim.qmsg
fir18/db/prev_cmp_fir18.tan.qmsg
fir18/db/wed.wsf
fir18/enter.bsf
fir18/enter.v
fir18/enter.v.bak
fir18/enter.vwf
fir18/fir18.asm.rpt
fir18/fir18.done
fir18/fir18.eda.rpt
fir18/fir18.fit.rpt
fir18/fir18.fit.smsg
fir18/fir18.fit.summary
fir18/fir18.flow.rpt
fir18/fir18.map.rpt
fir18/fir18.map.smsg
fir18/fir18.map.summary
fir18/fir18.pin
fir18/fir18.pof
fir18/fir18.qpf
fir18/fir18.qsf
fir18/fir18.qws
fir18/fir18.sim.rpt
fir18/fir18.sof
fir18/fir18.sta.rpt
fir18/fir18.sta.summary
fir18/fir18.tan.rpt
fir18/fir18.tan.summary
fir18/fir18.v.bak
fir18/fir18_assignment_defaults.qdf
fir18/fir18_nativelink_simulation.rpt
fir18/Firfilter.v
fir18/Firfilter.v.bak
fir18/firfilter.vwf
fir18/incremental_db/compiled_partitions/fir18.db_info
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.atm
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.cdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.dfp
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.hdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.hdbx
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.kpt
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.logdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.rcf
fir18/incremental_db/compiled_partitions/fir18.root_partition.cmp.rcfdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.atm
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.cdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.dpi
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.hbdb.cdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.hbdb.hb_info
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.hbdb.hdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.hbdb.sig
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.hdb
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.hdbx
fir18/incremental_db/compiled_partitions/fir18.root_partition.map.kpt
fir18/incremental_db/README
fir18/LUT1.v
fir18/LUT1.v.bak
fir18/LUT1.vwf
fir18/LUT2.v
fir18/LUT2.v.bak
fir18/LUT3.v
fir18/LUT3.v.bak
fir18/LUT_add.v
fir18/LUT_add.v.bak
fir18/Preadd.bsf
fir18/Preadd.v
fir18/Preadd.v.bak
fir18/Preadd.vwf
fir18/p_s.v
fir18/p_s.v.bak
fir18/P_S.vwf
fir18/serv_req_info.txt
fir18/simulation/modelsim/fir18.sft
fir18/simulation/modelsim/fir18.vo
fir18/simulation/modelsim/fir18_fast.vo
fir18/simulation/modelsim/fir18_modelsim.xrf
fir18/simulation/modelsim/fir18_run_msim_rtl_verilog.do
fir18/simulation/modelsim/fir18_run_msim_rtl_verilog.do.bak
fir18/simulation/modelsim/fir18_run_msim_rtl_verilog.do.bak1
fir18/simulation/modelsim/fir18_run_msim_rtl_verilog.do.bak2
fir18/simulation/modelsim/fir18_run_msim_rtl_verilog.do.bak3
fir18/simulation/modelsim/fir18_run_msim_rtl_verilog.do.bak4
fir18/simulation/modelsim/fir18_run_msim_rtl_v

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