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文件名称:shuzishizhong

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [HTML]
  • 上传时间：
    2014-07-22
  • 文件大小：
    6.41mb
  • 已下载：
    0次
  • 提 供 者：
    洪****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
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失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

FPGA代码，数字时钟，可调小时，分钟，秒钟，调节时闪烁-digital clock
(系统自动生成,下载前可以参看下载内容)

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数字时钟/
数字时钟/50MHZ分频1hz/
数字时钟/50MHZ分频1hz/clk.done
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数字时钟/50MHZ分频1hz/clk.map.rpt
数字时钟/50MHZ分频1hz/clk.map.summary
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数字时钟/50MHZ分频1hz/clk.vhd
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数字时钟/50MHZ分频1hz/db/
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数字时钟/50MHZ分频1hz/db/clk.sld_design_entry_dsc.sci
数字时钟/50MHZ分频1hz/db/clk.syn_hier_info
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数字时钟/fenkuai/count24/db/cnt24.cmp.ecobp
数字时钟/fenkuai/count24/db/cnt24.cmp.hdb
数字时钟/fenkuai/count24/db/cnt24.cmp.logdb
数字时钟/fenkuai/count24/db/cnt24.cmp.rdb
数字时钟/fenkuai/count24

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