CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程
收藏

文件名称:RCA_CLA

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Matlab] [源码]
  • 上传时间：
    2014-09-19
  • 文件大小：
    143.95kb
  • 已下载：
    0次
  • 提 供 者：
    Set****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

comparison between ripple carry adder and carry look ahead Adder.

the saif files for dynamic power are included.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

CR-8bity/activity/CLA.saif
CR-8bity/activity/RCA.saif
CR-8bity/activity/sum_activity1.m
CR-8bity/CLA/CLA.saif
CR-8bity/CLA/CLA.v
CR-8bity/CLA/CLA.vcd
CR-8bity/CLA/modelsim/CLA.cr.mti
CR-8bity/CLA/modelsim/CLA.mpf
CR-8bity/CLA/modelsim/CLA.v
CR-8bity/CLA/modelsim/CLA.vcd
CR-8bity/CLA/modelsim/Test.v
CR-8bity/CLA/modelsim/transcript
CR-8bity/CLA/modelsim/vsim.wlf
CR-8bity/CLA/modelsim/work/@c@l@a/verilog.asm
CR-8bity/CLA/modelsim/work/@c@l@a/verilog.rw
CR-8bity/CLA/modelsim/work/@c@l@a/_primary.dat
CR-8bity/CLA/modelsim/work/@c@l@a/_primary.dbs
CR-8bity/CLA/modelsim/work/@c@l@a/_primary.vhd
CR-8bity/CLA/modelsim/work/top/verilog.asm
CR-8bity/CLA/modelsim/work/top/verilog.rw
CR-8bity/CLA/modelsim/work/top/_primary.dat
CR-8bity/CLA/modelsim/work/top/_primary.dbs
CR-8bity/CLA/modelsim/work/top/_primary.vhd
CR-8bity/CLA/modelsim/work/_info
CR-8bity/CLA/modelsim/work/_vmake
CR-8bity/CLA/reports/C_R_delays.spef
CR-8bity/CLA/reports/netlist.v
CR-8bity/CLA/reports/netlist.vhd
CR-8bity/CLA/reports/sdc.sdc
CR-8bity/CLA/reports/Stndrd_Dly_Frmt.sdf
CR-8bity/CLA/reports/time_report_max
CR-8bity/CLA/reports/time_report_min
CR-8bity/CLA/reports/timing_report
CR-8bity/RCA/FA.v
CR-8bity/RCA/modelsim/FA.v
CR-8bity/RCA/modelsim/RCA.cr.mti
CR-8bity/RCA/modelsim/RCA.mpf
CR-8bity/RCA/modelsim/RCA.v
CR-8bity/RCA/modelsim/RCA.vcd
CR-8bity/RCA/modelsim/TEST.v
CR-8bity/RCA/modelsim/vsim.wlf
CR-8bity/RCA/modelsim/work/@f@a/verilog.asm
CR-8bity/RCA/modelsim/work/@f@a/verilog.rw
CR-8bity/RCA/modelsim/work/@f@a/_primary.dat
CR-8bity/RCA/modelsim/work/@f@a/_primary.dbs
CR-8bity/RCA/modelsim/work/@f@a/_primary.vhd
CR-8bity/RCA/modelsim/work/@r@c@a/verilog.asm
CR-8bity/RCA/modelsim/work/@r@c@a/verilog.rw
CR-8bity/RCA/modelsim/work/@r@c@a/_primary.dat
CR-8bity/RCA/modelsim/work/@r@c@a/_primary.dbs
CR-8bity/RCA/modelsim/work/@r@c@a/_primary.vhd
CR-8bity/RCA/modelsim/work/top/verilog.asm
CR-8bity/RCA/modelsim/work/top/verilog.rw
CR-8bity/RCA/modelsim/work/top/_primary.dat
CR-8bity/RCA/modelsim/work/top/_primary.dbs
CR-8bity/RCA/modelsim/work/top/_primary.vhd
CR-8bity/RCA/modelsim/work/_info
CR-8bity/RCA/modelsim/work/_vmake
CR-8bity/RCA/RCA.saif
CR-8bity/RCA/RCA.v
CR-8bity/RCA/RCA.vcd
CR-8bity/RCA/reports/C_R_delays.spef
CR-8bity/RCA/reports/netlist.v
CR-8bity/RCA/reports/netlist.vhd
CR-8bity/RCA/reports/sdc.sdc
CR-8bity/RCA/reports/Stndrd_Dly_Frmt.sdf
CR-8bity/RCA/reports/time_report_max
CR-8bity/RCA/reports/time_report_min
CR-4bity/activity/CLA.saif
CR-4bity/activity/RCA.saif
CR-4bity/activity/sum_activity.m
CR-4bity/CLA/CLA.saif
CR-4bity/CLA/CLA.v
CR-4bity/CLA/CLA.vcd
CR-4bity/CLA/modelsim/CLA.cr.mti
CR-4bity/CLA/modelsim/CLA.mpf
CR-4bity/CLA/modelsim/CLA.v
CR-4bity/CLA/modelsim/CLA.vcd
CR-4bity/CLA/modelsim/Test.v
CR-4bity/CLA/modelsim/Test.v.bak
CR-4bity/CLA/modelsim/vsim.wlf
CR-4bity/CLA/modelsim/work/@c@l@a/verilog.asm
CR-4bity/CLA/modelsim/work/@c@l@a/verilog.rw
CR-4bity/CLA/modelsim/work/@c@l@a/_primary.dat
CR-4bity/CLA/modelsim/work/@c@l@a/_primary.dbs
CR-4bity/CLA/modelsim/work/@c@l@a/_primary.vhd
CR-4bity/CLA/modelsim/work/top/verilog.asm
CR-4bity/CLA/modelsim/work/top/verilog.rw
CR-4bity/CLA/modelsim/work/top/_primary.dat
CR-4bity/CLA/modelsim/work/top/_primary.dbs
CR-4bity/CLA/modelsim/work/top/_primary.vhd
CR-4bity/CLA/modelsim/work/_info
CR-4bity/CLA/modelsim/work/_vmake
CR-4bity/CLA/reports/C_R_delays.spef
CR-4bity/CLA/reports/netlist.v
CR-4bity/CLA/reports/netlist.vhd
CR-4bity/CLA/reports/sdc.sdc
CR-4bity/CLA/reports/Stndrd_Dly_Frmt.sdf
CR-4bity/CLA/reports/time_report_max
CR-4bity/CLA/reports/time_report_min
CR-4bity/CLA/reports/timing_report
CR-4bity/RCA/FA.v
CR-4bity/RCA/modelsim/FA.v
CR-4bity/RCA/modelsim/RCA.cr.mti
CR-4bity/RCA/modelsim/RCA.mpf
CR-4bity/RCA/modelsim/RCA.v
CR-4bity/RCA/modelsim/RCA.vcd
CR-4bity/RCA/modelsim/TEST.v
CR-4bity/RCA/modelsim/vsim.wlf
CR-4bity/RCA/modelsim/work/@f@a/verilog.asm
CR-4bity/RCA/modelsim/work/@f@a/verilog.rw
CR-4bity/RCA/modelsim/work/@f@a/_primary.dat
CR-4bity/RCA/modelsim/work/@f@a/_primary.dbs
CR-4bity/RCA/modelsim/work/@f@a/_primary.vhd
CR-4bity/RCA/modelsim/work/@r@c@a/verilog.asm
CR-4bity/RCA/modelsim/work/@r@c@a/verilog.rw
CR-4bity/RCA/modelsim/work/@r@c@a/_primary.dat
CR-4bity/RCA/modelsim/work/@r@c@a/_primary.dbs
CR-4bity/RCA/modelsim/work/@r@c@a/_primary.vhd
CR-4bity/RCA/modelsim/work/top/verilog.asm
CR-4bity/RCA/modelsim/work/top/verilog.rw
CR-4bity/RCA/modelsim/work/top/_primary.dat
CR-4bity/RCA/modelsim/work/top/_primary.dbs
CR-4bity/RCA/modelsim/work/top/_primary.vhd
CR-4bity/RCA/modelsim/work/_info
CR-4bity/RCA/modelsim/work/_vmake
CR-4bity/RCA/RCA.saif
CR-4bity/RCA/RCA.v
CR-4bity/RCA/RCA.vcd
CR-4bity/RCA/reports/C_R_delays.spef
CR-4bity/RCA/reports/netlist.v
CR-4bity/RCA/reports/netlist.vhd
CR-4bity/RCA/reports/sdc.sdc
CR-4bity/RCA/reports/Stndrd_Dly_Frmt.sdf
CR-4bity/RCA/reports/time_report_max
CR-4bity/RCA/reports/time_report_min
CR-8bity/CLA/modelsim/work/@c@l@a
CR-8bity/CLA/modelsim/work/top
CR-8bity/CLA/modelsim/work/_temp
CR-8bity/RCA/modelsim/work/@f@a
CR-8bity/RCA/modelsim/work/@r@c@a
CR-8bity/RCA/modelsim/work/top
CR-8bity/RCA/modelsim/work/_temp
CR-4bity/CLA/modelsim/work/@c@l

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com