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文件名称:uart16750_latest.tar

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Linux] [Perl] [源码]
  • 上传时间：
    2014-09-29
  • 文件大小：
    134.11kb
  • 已下载：
    0次
  • 提 供 者：
    Jua***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Implements a synthesizable 16550/16750 UART core.


(系统自动生成,下载前可以参看下载内容)

下载文件列表

uart16750/
uart16750/tags/
uart16750/tags/Import/
uart16750/tags/Import/doc/
uart16750/tags/Import/doc/.README.swp
uart16750/tags/Import/doc/LICENSE
uart16750/tags/Import/doc/README
uart16750/tags/Import/sim/
uart16750/tags/Import/sim/rtl_sim/
uart16750/tags/Import/sim/rtl_sim/run/
uart16750/tags/Import/sim/rtl_sim/run/start_simulation.do
uart16750/tags/Import/sim/rtl_sim/run/tb_uart_wave.do
uart16750/tags/Import/sim/rtl_sim/bin/
uart16750/tags/Import/sim/rtl_sim/bin/uart_test_stim.pl
uart16750/tags/Import/sim/rtl_sim/log/
uart16750/tags/Import/sim/rtl_sim/log/uart_log.txt
uart16750/tags/Import/sim/rtl_sim/src/
uart16750/tags/Import/sim/rtl_sim/src/uart_stim.dat
uart16750/tags/Import/bench/
uart16750/tags/Import/bench/vhdl/
uart16750/tags/Import/bench/vhdl/uart_package.vhd
uart16750/tags/Import/bench/vhdl/slib_testbench.vhd
uart16750/tags/Import/bench/vhdl/uart_transactor.vhd
uart16750/tags/Import/bench/vhdl/txt_util.vhd
uart16750/tags/Import/rtl/
uart16750/tags/Import/rtl/vhdl/
uart16750/tags/Import/rtl/vhdl/uart_16750.vhd
uart16750/tags/Import/rtl/vhdl/slib_clock_div.vhd
uart16750/tags/Import/rtl/vhdl/slib_input_filter.vhd
uart16750/tags/Import/rtl/vhdl/uart_receiver.vhd
uart16750/tags/Import/rtl/vhdl/slib_mv_filter.vhd
uart16750/tags/Import/rtl/vhdl/slib_counter.vhd
uart16750/tags/Import/rtl/vhdl/slib_edge_detect.vhd
uart16750/tags/Import/rtl/vhdl/uart_transmitter.vhd
uart16750/tags/Import/rtl/vhdl/uart_baudgen.vhd
uart16750/tags/Import/rtl/vhdl/slib_fifo.vhd
uart16750/tags/Import/rtl/vhdl/slib_fifo_cyclone2.vhd
uart16750/tags/Import/rtl/vhdl/uart_interrupt.vhd
uart16750/tags/Import/rtl/vhdl/slib_input_sync.vhd
uart16750/branches/
uart16750/trunk/
uart16750/trunk/doc/
uart16750/trunk/doc/LICENSE
uart16750/trunk/doc/README
uart16750/trunk/sim/
uart16750/trunk/sim/rtl_sim/
uart16750/trunk/sim/rtl_sim/run/
uart16750/trunk/sim/rtl_sim/run/start_simulation.do
uart16750/trunk/sim/rtl_sim/run/tb_uart_wave.do
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uart16750/trunk/bench/vhdl/
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uart16750/trunk/syn/Altera/
uart16750/trunk/syn/Altera/CycloneII/
uart16750/trunk/syn/Altera/CycloneII/uart_16750.bsf
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uart16750/trunk/syn/Altera/CycloneII/UART16750.srf
uart16750/trunk/syn/Altera/CycloneII/UART16750.tan.summary
uart16750/trunk/syn/Altera/CycloneII/UART16750.dpf
uart16750/trunk/syn/Altera/CycloneII/slib_clock_div.bsf
uart16750/trunk/syn/Altera/CycloneII/UART16750.flow.rpt
uart16750/trunk/syn/Altera/CycloneII/UART16750.qsf
uart16750/trunk/syn/Altera/CycloneII/UART16750.map.rpt
uart16750/trunk/syn/Altera/CycloneII/UART16750.qws
uart16750/trunk/syn/Altera/CycloneII/UART16750.map.summary
uart16750/trunk/syn/Altera/CycloneII/UART16750.sdc
uart16750/trunk/syn/Altera/CycloneII/UART16750.done
uart16750/trunk/syn/Altera/CycloneII/UART16750.qpf
uart16750/trunk/syn/Altera/CycloneII/UART16750.fit.smsg
uart16750/trunk/syn/Altera/CycloneII/UART16750.fit.rpt
uart16750/trunk/syn/Altera/CycloneII/UART16750.bdf
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uart16750/trunk/syn/Altera/CycloneII/UART16750.tan.rpt
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uart16750/web_uploads/

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