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文件名称:Verilog-VGA

  • 所属分类：
    Embeded Linux
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2014-11-02
  • 文件大小：
    372.96kb
  • 已下载：
    0次
  • 提 供 者：
    赵***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

这是我用Verilog 在ISE软件编写设计的一个基本的VGA显示程序，需要使用Spartan 3E来实现VGA程序在显示器上显示，显示图形，静态图形600*800分辨率，将屏幕四等分，并分别显示不同的颜色，建议初学者参考-This is a basic VGA I used to write Verilog design in ISE software display program, you need to use Spartan 3E to implement the program on a VGA display, display graphics, static graphics 600* 800 resolution, the screen quarters, respectively display different colors, it is recommended for beginners reference
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Verilog VGA/device_usage_statistics.html
Verilog VGA/vga1.bgn
Verilog VGA/vga1.bit
Verilog VGA/VGA1.bld
Verilog VGA/VGA1.cmd_log
Verilog VGA/vga1.drc
Verilog VGA/VGA1.ise
Verilog VGA/VGA1.lso
Verilog VGA/VGA1.ncd
Verilog VGA/VGA1.ngc
Verilog VGA/VGA1.ngd
Verilog VGA/VGA1.ngr
Verilog VGA/VGA1.ntrc_log
Verilog VGA/VGA1.pad
Verilog VGA/VGA1.par
Verilog VGA/VGA1.pcf
Verilog VGA/VGA1.prj
Verilog VGA/VGA1.ptwx
Verilog VGA/VGA1.restore
Verilog VGA/VGA1.stx
Verilog VGA/VGA1.syr
Verilog VGA/VGA1.twr
Verilog VGA/VGA1.twx
Verilog VGA/VGA1.unroutes
Verilog VGA/VGA1.ut
Verilog VGA/VGA1.v
Verilog VGA/VGA1.xpi
Verilog VGA/VGA1.xst
Verilog VGA/VGA1_guide.ncd
Verilog VGA/VGA1_map.map
Verilog VGA/VGA1_map.mrp
Verilog VGA/VGA1_map.ncd
Verilog VGA/VGA1_map.ngm
Verilog VGA/VGA1_map.xrpt
Verilog VGA/VGA1_ngdbuild.xrpt
Verilog VGA/VGA1_pad.csv
Verilog VGA/VGA1_pad.txt
Verilog VGA/VGA1_par.xrpt
Verilog VGA/VGA1_prev_built.ngd
Verilog VGA/VGA1_summary.html
Verilog VGA/VGA1_summary.xml
Verilog VGA/VGA1_usage.xml
Verilog VGA/VGA1_xdb/cst.xbcd
Verilog VGA/VGA1_xdb/tmp/ise/version
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/HDProject/HDProject_StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/HierarchicalDesign/__stored_object_table__
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/PnAutoRun/Scripts/RunOnce_tcl_StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/dpm_project_main/dpm_project_main_StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects__
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_objects___StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/ProjectNavigator/__stored_object_table__
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/ProjectNavigatorGui/GuiProjectData_StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Current-Module_StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-VGA1
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-Data-VGA1_StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-DataFactory-Default
Verilog VGA/VGA1_xdb/tmp/ise/__OBJSTORE__/xreport/Gc_RvReportViewer-Module-DataFactory-Default_StrTbl
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/Autonym/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/bitgen/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/common/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/cpldfit/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/Cs/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/dumpngdio/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/ExpandedNetlistEngine/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/fuse/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/HierarchicalDesign/HDProject/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/HierarchicalDesign/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/hprep6/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/idem/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/map/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/netgen/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/ngc2edif/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/ngcbuild/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/ngdbuild/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/par/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/ProjectNavigator/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/ProjectNavigatorGui/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/runner/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/SrcCtrl/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/STE/bitgen/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/STE/map/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/STE/ngdbuild/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/STE/par/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/STE/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/STE/trce/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/STE/xst/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/taengine/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/trce/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/tsim/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/vhpcomp/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/vlogcomp/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/WebTalk/DesignDataCollection/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/WebTalk/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/xpwr/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/xreport/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/XSLTProcess/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/xst/regkeys
Verilog VGA/VGA1_xdb/tmp/ise/__REGISTRY__/_ProjRepoInternal_/regkeys
Verilog VGA/VGA1_xdb/tmp/ise.lock
Verilog V

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