文件名称:example_design
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所属分类：
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- 上传时间：2014-11-03
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文件大小：758.46kb
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已下载：0次
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相关连接：无下载说明：别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容来自于网络，使用问题请自行百度
基于Xilinx最新的Virtex-7的存储器IP核的使用，verilog语言编写的所有源码。-Based on Xilinx latest Virtex-7 FPGA,all of the MIG IP code sources by Verilog language.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
example_design/par/example_top.bit
example_design/par/example_top.ucf
example_design/par/ise_flow.bat
example_design/rtl/example_top.v
example_design/rtl/led_display_driver.v
example_design/rtl/mmcm_clk_gen.v
example_design/synth/example_top.prj
example_design/par
example_design/rtl
example_design/synth
example_design
example_design/par/example_top.ucf
example_design/par/ise_flow.bat
example_design/rtl/example_top.v
example_design/rtl/led_display_driver.v
example_design/rtl/mmcm_clk_gen.v
example_design/synth/example_top.prj
example_design/par
example_design/rtl
example_design/synth
example_design
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