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文件名称:111

  • 所属分类：
    Other systems
  • 标签属性：
    [Text]
  • 上传时间：
    2014-11-12
  • 文件大小：
    32.4kb
  • 已下载：
    0次
  • 提 供 者：
    林***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

FPGA 实现全双工异步串口（UART），与PC 机通信。1 位起始位；8 位数据位；一个停止位；无校验位；波特率为2400、4800、9600、11520 任选或可变（可用按键控制波特率模式）-FPGA to achieve full-duplex asynchronous serial interface (UART), to communicate with the PC. A start bit　8 data bits　one stop bit　no parity bit　2400,4800,9600,11520 optional or variable baud rate (baud rate mode button control available)
(系统自动生成,下载前可以参看下载内容)

下载文件列表

vhdl/example/Chapter5 Sample/UART/
vhdl/example/Chapter5 Sample/UART/automake.log
vhdl/example/Chapter5 Sample/UART/baudrate_generator.jhd
vhdl/example/Chapter5 Sample/UART/baudrate_generator.vhd
vhdl/example/Chapter5 Sample/UART/baudrate_generator_TB.jhd
vhdl/example/Chapter5 Sample/UART/baudrate_generator_TB.vhd
vhdl/example/Chapter5 Sample/UART/counter.jhd
vhdl/example/Chapter5 Sample/UART/counter.vhd
vhdl/example/Chapter5 Sample/UART/counter_TB.jhd
vhdl/example/Chapter5 Sample/UART/counter_TB.vhd
vhdl/example/Chapter5 Sample/UART/detector.jhd
vhdl/example/Chapter5 Sample/UART/detector.vhd
vhdl/example/Chapter5 Sample/UART/detector_TB.jhd
vhdl/example/Chapter5 Sample/UART/detector_TB.vhd
vhdl/example/Chapter5 Sample/UART/parity_verifier.jhd
vhdl/example/Chapter5 Sample/UART/parity_verifier.vhd
vhdl/example/Chapter5 Sample/UART/parity_verifier_TB.jhd
vhdl/example/Chapter5 Sample/UART/parity_verifier_TB.vhd
vhdl/example/Chapter5 Sample/UART/shift_register.jhd
vhdl/example/Chapter5 Sample/UART/shift_register.vhd
vhdl/example/Chapter5 Sample/UART/shift_register_TB.jhd
vhdl/example/Chapter5 Sample/UART/shift_register_TB.vhd
vhdl/example/Chapter5 Sample/UART/switch.jhd
vhdl/example/Chapter5 Sample/UART/switch.vhd
vhdl/example/Chapter5 Sample/UART/switch_bus.jhd
vhdl/example/Chapter5 Sample/UART/switch_bus.vhd
vhdl/example/Chapter5 Sample/UART/switch_bus_TB.jhd
vhdl/example/Chapter5 Sample/UART/switch_bus_TB.vhd
vhdl/example/Chapter5 Sample/UART/UART.npl
vhdl/example/Chapter5 Sample/UART/uart_core.jhd
vhdl/example/Chapter5 Sample/UART/uart_core.vhd
vhdl/example/Chapter5 Sample/UART/UART_PACKAGE.vhd
vhdl/example/Chapter5 Sample/UART/uart_top.jhd
vhdl/example/Chapter5 Sample/UART/uart_top.vhd
vhdl/example/Chapter5 Sample/UART/uart_top_tb.jhd
vhdl/example/Chapter5 Sample/UART/uart_top_tb.vhd
vhdl/example/Chapter5 Sample/UART/__projnav/
vhdl/example/Chapter5 Sample/UART/__projnav.log
vhdl/example/Chapter5 Sample/UART/__projnav/p00p5000.kis
vhdl/example/Chapter5 Sample/UART/__projnav/p00pi000.kis
vhdl/example/Chapter5 Sample/UART/__projnav/p00pl000.kis
vhdl/example/Chapter5 Sample/UART/__projnav/runXst_tcl.rsp

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