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文件名称:second

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [WORD]
  • 上传时间：
    2014-12-05
  • 文件大小：
    455.35kb
  • 已下载：
    0次
  • 提 供 者：
    文***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

利用Verilog HDL语言进行数字系统设计实现秒表的设计，涵盖原理图设计、文本设计以及进行波形仿真，并有对应的报告。报告中还包括BCD/7段译码集成电路74LS47仿真实验、单管分压式稳定工作点偏置电路仿真实验和8路智力竞赛抢答器电路设计-Use Verilog HDL language design and implementation of digital systems design stopwatch, covering schematic design, text, design, and simulation waveform, and there is a corresponding report. The report also includes a BCD/7 segment decoder IC 74LS47 simulation, single-tube type stable operating point voltage divider bias circuit simulation and 8 quiz Responder circuit design
(系统自动生成,下载前可以参看下载内容)

下载文件列表

second/报告.doc
second/
second/LIB.DLS
second/U2600752.DLS
second/watch(1).cnf
second/watch(10).cnf
second/watch(11).cnf
second/watch(12).cnf
second/watch(13).cnf
second/watch(14).cnf
second/watch(2).cnf
second/watch(3).cnf
second/watch(4).cnf
second/watch(5).cnf
second/watch(6).cnf
second/watch(7).cnf
second/watch(8).cnf
second/watch(9).cnf
second/watch.acf
second/watch.cnf
second/watch.fit
second/watch.hif
second/watch.jam
second/watch.jbc
second/watch.mmf
second/watch.ndb
second/watch.pin
second/watch.pof
second/watch.rpt
second/watch.scf
second/watch.snf
second/watch.v

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