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文件名称:DE4_230_DDR2_UniPHY_QSYS

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2015-01-28
  • 文件大小：
    8.32mb
  • 已下载：
    0次
  • 提 供 者：
    h****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

DE4系列开发板关于ddr2在Qsys系统搭建的实例，有一定参考价值，。-DE4 series development board on the DDR2 in the example of Qsys system, has a certain reference value,.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

DE4_230_DDR2_UniPHY_QSYS/.qsys_edit/filters.xml
DE4_230_DDR2_UniPHY_QSYS/.qsys_edit/preferences.xml
DE4_230_DDR2_UniPHY_QSYS/.qsys_edit
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.cdf
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.done
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.dpf
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.fit.smsg
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.fit.summary
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.jdi
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.map.smsg
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.map.summary
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.pin
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.qpf
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.qsf
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.sdc
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.sof
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.sta.summary
DE4_230_DDR2_UniPHY_QSYS/DE4_DDR2.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/DE4_QSYS.qip
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/DE4_QSYS.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altdq_dqs2_ddio_3reg_stratixiv.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_avalon_dc_fifo.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_avalon_mm_clock_crossing_bridge.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_avalon_sc_fifo.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_avalon_st_clock_crosser.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_avalon_st_handshake_clock_crosser.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_avalon_st_pipeline_base.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_dcfifo_synchronizer_bundle.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_irq_clock_crosser.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_arbitrator.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_burst_adapter.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_burst_uncompressor.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_master_agent.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_master_translator.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_slave_agent.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_slave_translator.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_traffic_limiter.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_merlin_width_adapter.sv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_reset_controller.sdc
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_reset_controller.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/altera_reset_synchronizer.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_addr_cmd.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_addr_cmd_wrap.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_arbiter.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_buffer.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_buffer_manager.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_burst_gen.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_burst_tracking.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_cmd_gen.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_controller.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_controller_st_top.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_csr.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_dataid_manager.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ddr2_odt_gen.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ddr3_odt_gen.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_define.iv
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ecc_decoder.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ecc_decoder_32_syn.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ecc_decoder_64_syn.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ecc_encoder.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ecc_encoder_32_syn.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ecc_encoder_64_syn.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_ecc_encoder_decoder_wrapper.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_fifo.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_input_if.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_list.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_lpddr2_addr_cmd.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_mm_st_converter.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_odt_gen.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodules/alt_mem_ddrx_rank_timer.v
DE4_230_DDR2_UniPHY_QSYS/DE4_QSYS/synthesis/submodule

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