文件名称:QC-LDPC-decoder-FPGA
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- 上传时间：2015-04-16
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文章提出了一种可以兼容不同码率规则和非规则准循环低密度校验码(LDPC)的部分并行译码结构, 用Verilog语言开发，基于该部分并行结构在Altera公司的StratixII-EP2S90器件上验-This paper presents a part of different bit rates can be compatible with the rules and irregular quasi-cyclic low density parity check code (LDPC) decoding parallel structure, parallel structure based on experience in the section on Altera s devices StratixII-EP2S90
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