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文件名称:time60

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2015-07-15
  • 文件大小：
    608byte
  • 已下载：
    0次
  • 提 供 者：
    wan****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

一个占用资源很少的时钟产生Verilog代码，值得借鉴-A small footprint clock generator Verilog code, is worth learning
(系统自动生成,下载前可以参看下载内容)

下载文件列表

time60.v

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