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文件名称:code

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2015-08-10
  • 文件大小：
    4.04kb
  • 已下载：
    0次
  • 提 供 者：
    李***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

A、B两串行数据转换为并行数据，然后进入加法器模块，进行相加输出。-A, B two serial data is converted to parallel data, and then enter the adder module, add the output.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

code/adder_16.vhd
code/M_4Bit28Bit.vhd
code/M_Ser2Par.vhd
code

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