文件名称:FPGA_verilog_uart-
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- 上传时间:2015-10-25
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基于 FPGA器件设计实现UART的波特率产生器、UART发送器和接收器及其整合电路,,利用Veriolog-HDL语言对这三个功能模块进行描述并加以整合,通过ModelSim仿真,用串口调试程序进行验证,最终实现一个通用异步收发器的设计。-UART baudrate generator, transmitter and receiver and its integrated circuit are implemented by FPGA device. Using Veriolog-HDL describes and integrates these three functional modules,then simulatinjg by Modelsim,and debugging by serial debugger, eventually get a universal asynchronous receiver and transmitter.
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FPGA_verilog_uart串口收发代码说明文档.doc
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