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文件名称:demoss

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2015-10-25
  • 文件大小：
    20.1mb
  • 已下载：
    0次
  • 提 供 者：
    ruangu******
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

FPGA的代码verilog语言编写，包括LED与按键验证，数据选择器，编码器，译码器半加器，全加器，适合初学者，已经在板子调试成功，板子是 睿智IV开发板。-FPGA code verilog language, including LED and key authentication, data selection, encoder, decoder and a half adder, full adder, suitable for beginners, it has been successful commissioning of the board, the board is wise IV development board.
(系统自动生成,下载前可以参看下载内容)

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数字逻辑基础篇07：一位全加器/full_adder/
数字逻辑基础篇07：一位全加器/full_adder/db/
数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.(0).cnf.cdb
数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.(0).cnf.hdb
数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.(1).cnf.cdb
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数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.tiscmp.fast_1200mv_0c.ddb
数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.tiscmp.fastest_slow_1200mv_0c.ddb
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数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.tiscmp.slow_1200mv_0c.ddb
数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.tiscmp.slow_1200mv_85c.ddb
数字逻辑基础篇07：一位全加器/full_adder/db/full_adder.tmw_info
数字逻辑基础篇07：一位全加器/full_adder/db/logic_util_heursitic.dat
数字逻辑基础篇07：一位全加器/full_adder/db/prev_cmp_full_adder.qmsg
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数字逻辑基础篇07：一位全加器/full_adder/full_adder.qws
数字逻辑基础篇07：一位全加器/full_adder/full_adder.sof
数字逻辑基础篇07：一位全加器/full_adder/full_adder.sta.rpt
数字逻辑基础篇07：一位全加器/full_adder/full_adder.sta.summary
数字逻辑基础篇07：一位全加器/full_adder/full_adder.v
数字逻辑基础篇07：一位全加器/full_adder/full_adder.v.bak
数字逻辑基础篇07：一位全加器/full_adder/full_adder_assignment_defaults.qdf
数字逻辑基础篇07：一位全加器/full_adder/half_adder.v
数字逻辑基础篇07：一位全加器/full_adder/incremental_db/
数字逻辑基础篇07：一位全加器/full_adder/incremental_db/compiled_partitions/
数字逻辑基础篇07：一位全加器/full_adder/incremental_db/compiled_partitions/full_adder.db_info
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数字逻辑基础篇07：一位全加器/full_adder/incremental_db/compiled_partitions/full_adder.root_partition.cmp.logdb
数字逻辑基础篇07：一位全加器/full_adder/incremental_db/compiled_partitions/full_adder.root_partition.cmp.rcfdb
数字逻辑基础篇07：一位全加器/full_adder/incremental_db/com

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