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文件名称:XOR_tree

  • 所属分类:
  • 标签属性:
  • 上传时间:
    2015-11-10
  • 文件大小:
    4.12mb
  • 已下载:
    0次
  • 提 供 者:
  • 相关连接:
  • 下载说明:
    别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容来自于网络,使用问题请自行百度

This source code is a check node unit for LDPC decoder.

The language is Verilog HDL.


(系统自动生成,下载前可以参看下载内容)

下载文件列表

bench/verilog/tb_bit_serial.v
bench/verilog/tb_bit_serial.v.bak
bench/verilog/tb_bit_serial_withXOR.v
bench/verilog/tb_bit_serial_withXOR.v.bak
bench/verilog/tb_FAID_sub_MF.v
bench/verilog/tb_FAID_sub_MF.v.bak
bench/verilog/tb_mVG_8.v
bench/verilog/tb_mVG_8.v.bak
bench/verilog/tb_new2_cont.v
bench/verilog/tb_new2_cont.v.bak
bench/verilog/tb_new2_top_test_pro_min.v
bench/verilog/tb_new2_top_test_pro_min.v.bak
bench/verilog/tb_new_top_test_pro_min.v
bench/verilog/tb_temp.v
bench/verilog/tb_temp.v.bak
bench/verilog/tb_temp2.v
bench/verilog/tb_temp2.v.bak
design/verilog/Bit-serial.v
design/verilog/bit_serial.v
design/verilog/bit_serial.v.bak
design/verilog/bit_serial_finder.v
design/verilog/bit_serial_finder.v.bak
design/verilog/bit_serial_withXOR.v
design/verilog/bit_serial_withXOR.v.bak
design/verilog/CU.v
design/verilog/CU.v.bak
design/verilog/FAID_sub_MF.v
design/verilog/FAID_sub_MF.v.bak
design/verilog/mVG_16.v
design/verilog/mVG_16.v.bak
design/verilog/mVG_2.v
design/verilog/mVG_2.v.bak
design/verilog/mVG_32.v
design/verilog/mVG_32.v.bak
design/verilog/mVG_4.v
design/verilog/mVG_4.v.bak
design/verilog/mVG_64.v
design/verilog/mVG_64.v.bak
design/verilog/mVG_8.v
design/verilog/mVG_8.v.bak
design/verilog/mVU.v
design/verilog/mVU.v.bak
design/verilog/new2_cont.v
design/verilog/new2_cont.v.bak
design/verilog/new2_top_test_pro_min.v
design/verilog/new2_top_test_pro_min.v.bak
design/verilog/new_flag_module.v
design/verilog/new_flag_module.v.bak
design/verilog/new_sel_gen.v
design/verilog/new_sel_gen.v.bak
design/verilog/new_top_flag.v
design/verilog/new_top_flag.v.bak
design/verilog/new_top_test_pro_min.v
design/verilog/new_top_test_pro_min.v.bak
design/verilog/priencr.v
design/verilog/priencr.v.bak
design/verilog/recursive_test.v
design/verilog/temp.v
design/verilog/temp.v.bak
design/verilog/temp2.v
design/verilog/temp2.v.bak
design/verilog/UZD.v
design/verilog/UZD.v.bak
design/verilog/XOR_tree.v
design/verilog/XOR_tree.v.bak
ise/AutoConstraint_bit_serial.sdc
ise/AutoConstraint_bit_serial_finder.sdc
ise/AutoConstraint_bit_serial_withXOR.sdc
ise/AutoConstraint_FAID_sub_MF.sdc
ise/AutoConstraint_mVG_16.sdc
ise/AutoConstraint_mVG_32.sdc
ise/AutoConstraint_mVG_4.sdc
ise/AutoConstraint_mVG_64.sdc
ise/AutoConstraint_new2_cont.sdc
ise/AutoConstraint_new2_top_test_pro_min.sdc
ise/AutoConstraint_new_top_test_pro_min.sdc
ise/AutoConstraint_temp.sdc
ise/AutoConstraint_temp2.sdc
ise/AutoConstraint_UZD.sdc
ise/AutoConstraint_XOR_tree.sdc
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ise/backup/bit_serial_finder.srr
ise/backup/bit_serial_withXOR.srr
ise/backup/FAID_sub_MF.srr
ise/backup/mVG_2k.srr
ise/backup/mVG_4.srr
ise/backup/mVG_64.srr
ise/backup/new2_cont.srr
ise/backup/new2_top_test_pro_min.srr
ise/backup/new_top_test_pro_min.srr
ise/backup/temp.srr
ise/backup/temp2.srr
ise/backup/UZD.srr
ise/backup/XOR_tree.srr
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ise/bit_serial_finder.fse
ise/bit_serial_finder.htm
ise/bit_serial_finder.log
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ise/mVG_2k_map.tcl
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ise/mVG_2_summary.

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