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文件名称:CLK_DIV_IP_packager

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Linux] [SHELL] [源码]
  • 上传时间：
    2015-12-30
  • 文件大小：
    674.39kb
  • 已下载：
    1次
  • 提 供 者：
    LIU-Ji*******
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

Vivado IP packager的实例。Vivado版本2014.2，使用Verilog语言对一个分频程序打包。-Examples of Vivado IP packager. Vivado version 2014.2, using the Verilog language for a division of the program package.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

CLK_DIV/
CLK_DIV/CLK_DIV.cache/
CLK_DIV/CLK_DIV.cache/compile_simlib/
CLK_DIV/CLK_DIV.data/
CLK_DIV/CLK_DIV.data/constrs_1/
CLK_DIV/CLK_DIV.data/constrs_1/fileset.xml
CLK_DIV/CLK_DIV.data/runs/
CLK_DIV/CLK_DIV.data/runs/impl_1/
CLK_DIV/CLK_DIV.data/runs/impl_1/constrs_in.xml
CLK_DIV/CLK_DIV.data/runs/impl_1/impl_1.psg
CLK_DIV/CLK_DIV.data/runs/impl_1.psg
CLK_DIV/CLK_DIV.data/runs/runs.xml
CLK_DIV/CLK_DIV.data/runs/synth_1/
CLK_DIV/CLK_DIV.data/runs/synth_1/constrs_in.xml
CLK_DIV/CLK_DIV.data/runs/synth_1/sources.xml
CLK_DIV/CLK_DIV.data/runs/synth_1/synth_1.psg
CLK_DIV/CLK_DIV.data/runs/synth_1.psg
CLK_DIV/CLK_DIV.data/sim_1/
CLK_DIV/CLK_DIV.data/sim_1/fileset.xml
CLK_DIV/CLK_DIV.data/sources_1/
CLK_DIV/CLK_DIV.data/sources_1/fileset.xml
CLK_DIV/CLK_DIV.data/wt/
CLK_DIV/CLK_DIV.data/wt/java_command_handlers.wdf
CLK_DIV/CLK_DIV.data/wt/project.wpc
CLK_DIV/CLK_DIV.data/wt/synthesis.wdf
CLK_DIV/CLK_DIV.data/wt/webtalk_pa.xml
CLK_DIV/CLK_DIV.data/wt/xsim.wdf
CLK_DIV/CLK_DIV.runs/
CLK_DIV/CLK_DIV.runs/.jobs/
CLK_DIV/CLK_DIV.runs/.jobs/vrs_config_1.xml
CLK_DIV/CLK_DIV.runs/.jobs/vrs_config_2.xml
CLK_DIV/CLK_DIV.runs/.jobs/vrs_config_3.xml
CLK_DIV/CLK_DIV.runs/impl_1/
CLK_DIV/CLK_DIV.runs/impl_1/.Vivado Implementation.queue.rst
CLK_DIV/CLK_DIV.runs/impl_1/.Xil/
CLK_DIV/CLK_DIV.runs/impl_1/.init_design.begin.rst
CLK_DIV/CLK_DIV.runs/impl_1/.init_design.end.rst
CLK_DIV/CLK_DIV.runs/impl_1/.opt_design.begin.rst
CLK_DIV/CLK_DIV.runs/impl_1/.opt_design.end.rst
CLK_DIV/CLK_DIV.runs/impl_1/.place_design.begin.rst
CLK_DIV/CLK_DIV.runs/impl_1/.place_design.end.rst
CLK_DIV/CLK_DIV.runs/impl_1/.route_design.begin.rst
CLK_DIV/CLK_DIV.runs/impl_1/.route_design.end.rst
CLK_DIV/CLK_DIV.runs/impl_1/.vivado.begin.rst
CLK_DIV/CLK_DIV.runs/impl_1/.vivado.end.rst
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV.rdi
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV.tcl
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_clock_utilization_placed.rpt
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_control_sets_placed.rpt
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_drc_routed.pb
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_drc_routed.rpt
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_io_placed.rpt
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_opt.dcp
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_placed.dcp
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_power_routed.rpt
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_power_summary_routed.pb
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_route_status.pb
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_route_status.rpt
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_routed.dcp
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_timing_summary_routed.pb
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_timing_summary_routed.rpt
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_utilization_placed.pb
CLK_DIV/CLK_DIV.runs/impl_1/CLK_DIV_utilization_placed.rpt
CLK_DIV/CLK_DIV.runs/impl_1/ISEWrap.js
CLK_DIV/CLK_DIV.runs/impl_1/ISEWrap.sh
CLK_DIV/CLK_DIV.runs/impl_1/htr.txt
CLK_DIV/CLK_DIV.runs/impl_1/init_design.pb
CLK_DIV/CLK_DIV.runs/impl_1/opt_design.pb
CLK_DIV/CLK_DIV.runs/impl_1/place_design.pb
CLK_DIV/CLK_DIV.runs/impl_1/project.wdf
CLK_DIV/CLK_DIV.runs/impl_1/route_design.pb
CLK_DIV/CLK_DIV.runs/impl_1/rundef.js
CLK_DIV/CLK_DIV.runs/impl_1/runme.bat
CLK_DIV/CLK_DIV.runs/impl_1/runme.log
CLK_DIV/CLK_DIV.runs/impl_1/runme.sh
CLK_DIV/CLK_DIV.runs/impl_1/vivado.jou
CLK_DIV/CLK_DIV.runs/impl_1/vivado.pb
CLK_DIV/CLK_DIV.runs/synth_1/
CLK_DIV/CLK_DIV.runs/synth_1/.Vivado Synthesis.queue.rst
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/CLK_DIV_propImpl.xdc
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/elab.rtd
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/realtime/
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/realtime/CLK_DIV.tcl
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/realtime/CLK_DIV_synth.xdc
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/realtime/dupFiles.rpt
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/wt/
CLK_DIV/CLK_DIV.runs/synth_1/.Xil/Vivado-10092-/wt/project.wpc
CLK_DIV/CLK_DIV.runs/synth_1/.vivado.begin.rst
CLK_DIV/CLK_DIV.runs/synth_1/.vivado.end.rst
CLK_DIV/CLK_DIV.runs/synth_1/CLK_DIV.dcp
CLK_DIV/CLK_DIV.runs/synth_1/CLK_DIV.rds
CLK_DIV/CLK_DIV.runs/synth_1/CLK_DIV.tcl
CLK_DIV/CLK_DIV.runs/synth_1/CLK_DIV_9768.backup.rds
CLK_DIV/CLK_DIV.runs/synth_1/CLK_DIV_utilization_synth.pb
CLK_DIV/CLK_DIV.runs/synth_1/CLK_DIV_utilization_synth.rpt
CLK_DIV/CLK_DIV.runs/synth_1/ISEWrap.js
CLK_DIV/CLK_DIV.runs/synth_1/ISEWrap.sh
CLK_DIV/CLK_DIV.runs/synth_1/htr.txt
CLK_DIV/CLK_DIV.runs/synth_1/project.wdf
CLK_DIV/CLK_DIV.runs/synth_1/rundef.js
CLK_DIV/CLK_DIV.runs/synth_1/runme.bat
CLK_DIV/CLK_DIV.runs/synth_1/runme.log
CLK_DIV/CLK_DIV.runs/synth_1/runme.sh
CLK_DIV/CLK_DIV.runs/synth_1/vivado.jou
CLK_DIV/CLK_DIV.runs/synth_1/vivado.pb
CLK_DIV/CLK_DIV.runs/synth_1/vivado_9768.backup.jou
CLK_DIV/CLK_DIV.sim/
CLK_DIV/CLK_DIV.sim/sim_1/
CLK_DIV/CLK_DIV.sim/sim_1/behav/
CLK_DIV/CLK_DIV.sim/sim_1/behav/TB_CLK_DIV.prj
CLK_DIV/CLK_DIV.sim/sim_1/behav/TB_CLK_DIV.tcl
CLK_DIV/CLK_DIV.sim/sim_1/behav/TB_CLK_DIV_behav.log
CLK_DIV/CLK_DIV.sim/sim_1/behav/TB_CLK_DIV_behav.wdb
CLK_DIV/CLK_DIV.sim/sim_1/behav/compile.bat
CLK_DIV/CLK_DIV.sim/si

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