CDN加速镜像 | 设为首页 | 加入收藏夹
登陆 | 会员注册
当前位置： 首页 资源下载 WEB源码 ASP源码
收藏

文件名称:RSverilog

  • 所属分类：
    ASP源码
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2008-10-13
  • 文件大小：
    2.25mb
  • 已下载：
    0次
  • 提 供 者：
    刘***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

RS编码的verilog源代码，拿来和大家分享
(系统自动生成,下载前可以参看下载内容)

下载文件列表

RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/adderror_test.vwf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/Clock.bsf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/Clock.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/common_modules.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/CSEEBLOCK.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/DEcontroller.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/error.bsf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/error.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/fifo_register.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/frequency divider.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/KESBLOCK.V
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/nrz.bsf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/pll.bsf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/pll.cmp
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/pll.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/Pll_57Mto31M.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/pll_57_31.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/pll_bb.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/pll_wave0.jpg
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/pll_waveforms.html
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RAM.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RAM_fifo_all.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/rs.bdf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/rs.vwf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/rsdecode.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RSDecoder.bsf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RSDecoder.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/rsencode.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RSEncoder.bsf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RSEncoder.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RS_encode_and_decode.qpf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/RS_encode_and_decode.qws
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/SCBLOCK.V
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/serial_paralled_conversion.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/source_nrz.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.asm.rpt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.cdf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.done
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.dpf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.fit.eqn
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.fit.rpt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.fit.smsg
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.fit.summary
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.flow.rpt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.map.eqn
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.map.rpt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.map.smsg
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.map.summary
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.pin
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.pof
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.qsf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.sim.rpt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.sof
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.tan.rpt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.tan.summary
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top.v
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top_assignment_defaults.qdf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/top_description.txt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/transcript
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/altsyncram_52i1.tdf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/altsyncram_lva1.tdf
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/RS_encode_and_decode.smp_dump.txt
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(0).cnf.cdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(0).cnf.hdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(1).cnf.cdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(1).cnf.hdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(10).cnf.cdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(10).cnf.hdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(11).cnf.cdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(11).cnf.hdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(12).cnf.cdb
RS_19_31_EP1C6Q240_TEST verilog/RS_19_31_EP1C6Q240_TEST2/db/top.(1

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 搜珍网是交换下载平台，只提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 本站已设置防盗链，请勿用迅雷、QQ旋风等下载软件下载资源，下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或换浏览器；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*快速评论： 推荐 一般 有密码 和说明不符 不是源码或资料 文件不全 不能解压 纯粹是垃圾
*内　　容：
*验 证 码：
搜珍网 www.dssz.com