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文件名称:uart_fifo_transceiver_verilog

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [HTML]
  • 上传时间：
    2016-02-16
  • 文件大小：
    694.76kb
  • 已下载：
    0次
  • 提 供 者：
    清*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

verilog UART FIFO 自发自收 自己验证过 基于EP1C3T开发板的-Verilog UART FIFO internal loopback； tested； based on EP1C3T
(系统自动生成,下载前可以参看下载内容)

下载文件列表

uartverilog_new/
uartverilog_new/db/
uartverilog_new/db/altsyncram_egl1.tdf
uartverilog_new/db/a_dpfifo_pn61.tdf
uartverilog_new/db/a_fefifo_18e.tdf
uartverilog_new/db/cntr_bc7.tdf
uartverilog_new/db/cntr_vbb.tdf
uartverilog_new/db/dpram_4351.tdf
uartverilog_new/db/logic_util_heursitic.dat
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uartverilog_new/db/my_uart_top.cmp.rdb
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uartverilog_new/db/my_uart_top.lpc.txt
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uartverilog_new/db/my_uart_top.map.cdb
uartverilog_new/db/my_uart_top.map.hdb
uartverilog_new/db/my_uart_top.map.kpt
uartverilog_new/db/my_uart_top.map.logdb
uartverilog_new/db/my_uart_top.map.qmsg
uartverilog_new/db/my_uart_top.map_bb.

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