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文件名称:FIFO

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-03-09
  • 文件大小：
    132.3kb
  • 已下载：
    0次
  • 提 供 者：
    s*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

同步时钟FIFO已经在FPGA及modelsim中充分验证-Synchronous FIFO has been fully validated
(系统自动生成,下载前可以参看下载内容)

下载文件列表

FIFO.v
FIFO2.v
altera_fifo_IP核使用_verilog代码.docx

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