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文件名称:TX_RX

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-03-22
  • 文件大小：
    3.31mb
  • 已下载：
    0次
  • 提 供 者：
    冷*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

FPGA用verilog实现串口和电脑的字符串以及单字符精准无误通信，即通过电脑向FPGA发送任一长度数据，FPGA返回PC相同的数据。波特率为9600，本例程为了得到精准的波特率使用了50M时钟的3倍频，测试可用，如有不明的地方，可以给我留言-FPGA implementation using verilog string and the computer serial port and single-character accurate communication, 9600, FPGA using verilog to achieve serial and single-character strings, and the computer communicate accurate and correct, that is, through the computer to the FPGA send any length data, FPGA return PC the same data. 9600 of the routine in order to get accurate baud using a 50M clock multiplier 3, the test can be used, if unknown place, you can give me a message
(系统自动生成,下载前可以参看下载内容)

下载文件列表

TX_RX/db/.cmp.kpt
TX_RX/db/PLL_altpll.v
TX_RX/db/prev_cmp_USART.qmsg
TX_RX/db/USART.(0).cnf.cdb
TX_RX/db/USART.(0).cnf.hdb
TX_RX/db/USART.(1).cnf.cdb
TX_RX/db/USART.(1).cnf.hdb
TX_RX/db/USART.(2).cnf.cdb
TX_RX/db/USART.(2).cnf.hdb
TX_RX/db/USART.(3).cnf.cdb
TX_RX/db/USART.(3).cnf.hdb
TX_RX/db/USART.(4).cnf.cdb
TX_RX/db/USART.(4).cnf.hdb
TX_RX/db/USART.asm.qmsg
TX_RX/db/USART.asm.rdb
TX_RX/db/USART.asm_labs.ddb
TX_RX/db/USART.cbx.xml
TX_RX/db/USART.cmp.bpm
TX_RX/db/USART.cmp.cdb
TX_RX/db/USART.cmp.hdb
TX_RX/db/USART.cmp.idb
TX_RX/db/USART.cmp.logdb
TX_RX/db/USART.cmp.rdb
TX_RX/db/USART.cmp_merge.kpt
TX_RX/db/USART.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
TX_RX/db/USART.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd
TX_RX/db/USART.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
TX_RX/db/USART.db_info
TX_RX/db/USART.eda.qmsg
TX_RX/db/USART.fit.qmsg
TX_RX/db/USART.hier_info
TX_RX/db/USART.hif
TX_RX/db/USART.logic_util_heuristic.dat
TX_RX/db/USART.lpc.html
TX_RX/db/USART.lpc.rdb
TX_RX/db/USART.lpc.txt
TX_RX/db/USART.map.ammdb
TX_RX/db/USART.map.bpm
TX_RX/db/USART.map.cdb
TX_RX/db/USART.map.hdb
TX_RX/db/USART.map.kpt
TX_RX/db/USART.map.logdb
TX_RX/db/USART.map.qmsg
TX_RX/db/USART.map.rdb
TX_RX/db/USART.map_bb.cdb
TX_RX/db/USART.map_bb.hdb
TX_RX/db/USART.map_bb.logdb
TX_RX/db/USART.pplq.rdb
TX_RX/db/USART.pre_map.hdb
TX_RX/db/USART.pti_db_list.ddb
TX_RX/db/USART.root_partition.map.reg_db.cdb
TX_RX/db/USART.routing.rdb
TX_RX/db/USART.rtlv.hdb
TX_RX/db/USART.rtlv_sg.cdb
TX_RX/db/USART.rtlv_sg_swap.cdb
TX_RX/db/USART.sld_design_entry.sci
TX_RX/db/USART.sld_design_entry_dsc.sci
TX_RX/db/USART.smart_action.txt
TX_RX/db/USART.sta.qmsg
TX_RX/db/USART.sta.rdb
TX_RX/db/USART.sta_cmp.8_slow_1200mv_85c.tdb
TX_RX/db/USART.tiscmp.fastest_slow_1200mv_0c.ddb
TX_RX/db/USART.tiscmp.fastest_slow_1200mv_85c.ddb
TX_RX/db/USART.tiscmp.fast_1200mv_0c.ddb
TX_RX/db/USART.tiscmp.slow_1200mv_0c.ddb
TX_RX/db/USART.tiscmp.slow_1200mv_85c.ddb
TX_RX/db/USART.tis_db_list.ddb
TX_RX/db/USART.vpr.ammdb
TX_RX/greybox_tmp/cbx_args.txt
TX_RX/incremental_db/compiled_partitions/USART.db_info
TX_RX/incremental_db/compiled_partitions/USART.root_partition.cmp.ammdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.cmp.cdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.cmp.dfp
TX_RX/incremental_db/compiled_partitions/USART.root_partition.cmp.hdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.cmp.logdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.cmp.rcfdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.cdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.dpi
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.hbdb.cdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.hbdb.hb_info
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.hbdb.hdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.hbdb.sig
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.hdb
TX_RX/incremental_db/compiled_partitions/USART.root_partition.map.kpt
TX_RX/incremental_db/compiled_partitions/USART.rrp.hdb
TX_RX/incremental_db/README
TX_RX/output_files/greybox_tmp/cbx_args.txt
TX_RX/output_files/USART.asm.rpt
TX_RX/output_files/USART.done
TX_RX/output_files/USART.eda.rpt
TX_RX/output_files/USART.fit.rpt
TX_RX/output_files/USART.fit.smsg
TX_RX/output_files/USART.fit.summary
TX_RX/output_files/USART.flow.rpt
TX_RX/output_files/USART.jdi
TX_RX/output_files/USART.map.rpt
TX_RX/output_files/USART.map.smsg
TX_RX/output_files/USART.map.summary
TX_RX/output_files/USART.pin
TX_RX/output_files/USART.sof
TX_RX/output_files/USART.sta.rpt
TX_RX/output_files/USART.sta.summary
TX_RX/PLL.ppf
TX_RX/PLL.qip
TX_RX/PLL.v
TX_RX/PLLJ_PLLSPE_INFO.txt
TX_RX/PLL_bb.v
TX_RX/rx_bps.v
TX_RX/rx_bps.v.bak
TX_RX/simulation/modelsim/modelsim.ini
TX_RX/simulation/modelsim/msim_transcript
TX_RX/simulation/modelsim/rtl_work/@p@l@l/verilog.prw
TX_RX/simulation/modelsim/rtl_work/@p@l@l/verilog.psm
TX_RX/simulation/modelsim/rtl_work/@p@l@l/_primary.dat
TX_RX/simulation/modelsim/rtl_work/@p@l@l/_primary.dbs
TX_RX/simulation/modelsim/rtl_work/@p@l@l/_primary.vhd
TX_RX/simulation/modelsim/rtl_work/@p@l@l_altpll/verilog.prw
TX_RX/simulation/modelsim/rtl_work/@p@l@l_altpll/verilog.psm
TX_RX/simulation/modelsim/rtl_work/@p@l@l_altpll/_primary.dat
TX_RX/simulation/modelsim/rtl_work/@p@l@l_altpll/_primary.dbs
TX_RX/simulation/modelsim/rtl_work/@p@l@l_altpll/_primary.vhd
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t/verilog.prw
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t/verilog.psm
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t/_primary.dat
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t/_primary.dbs
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t/_primary.vhd
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t_vlg_tst/verilog.prw
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t_vlg_tst/verilog.psm
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t_vlg_tst/_primary.dat
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t_vlg_tst/_primary.dbs
TX_RX/simulation/modelsim/rtl_work/@u@s@a@r@t_vlg_

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