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文件名称:miaobiao

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [Text]
  • 上传时间：
    2016-04-22
  • 文件大小：
    1.14kb
  • 已下载：
    0次
  • 提 供 者：
    e*****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用硬件描述语言Verilog HDL完成秒表设计模块，使用数码管。-Using hardware descr iption language Verilog HDL to complete the stopwatch design module, using digital tube.
(系统自动生成,下载前可以参看下载内容)

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miaobiao.txt

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