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文件名称:vga显示实验及代码

  • 所属分类：
    VHDL编程
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-05-27
  • 文件大小：
    6.09mb
  • 已下载：
    0次
  • 提 供 者：
    稻草人
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

里面有具体的关于VGA显示的实验说明及代码，基于verilog HDL语言，里面有三个实验及代码
相关搜索： FPGA，verilog hdl

(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : vga.zip 列表
vga/
vga/Verilog HDL/
vga/Verilog HDL/vga1/
vga/Verilog HDL/vga1/PLLJ_PLLSPE_INFO.txt
vga/Verilog HDL/vga1/ZX_02.tcl
vga/Verilog HDL/vga1/db/
vga/Verilog HDL/vga1/db/logic_util_heursitic.dat
vga/Verilog HDL/vga1/db/pll_altpll.v
vga/Verilog HDL/vga1/db/prev_cmp_vga.qmsg
vga/Verilog HDL/vga1/db/prev_cmp_vga1.qmsg
vga/Verilog HDL/vga1/db/vga.db_info
vga/Verilog HDL/vga1/db/vga.sld_design_entry.sci
vga/Verilog HDL/vga1/db/vga1.map_bb.logdb
vga/Verilog HDL/vga1/greybox_tmp/
vga/Verilog HDL/vga1/greybox_tmp/cbx_args.txt
vga/Verilog HDL/vga1/incremental_db/
vga/Verilog HDL/vga1/incremental_db/README
vga/Verilog HDL/vga1/incremental_db/compiled_partitions/
vga/Verilog HDL/vga1/incremental_db/compiled_partitions/vga.db_info
vga/Verilog HDL/vga1/pll.ppf
vga/Verilog HDL/vga1/pll.qip
vga/Verilog HDL/vga1/pll.v
vga/Verilog HDL/vga1/pll_bb.v
vga/Verilog HDL/vga1/pll_inst.v
vga/Verilog HDL/vga1/r_g_b.v
vga/Verilog HDL/vga1/r_g_b.v.bak
vga/Verilog HDL/vga1/simulation/
vga/Verilog HDL/vga1/simulation/modelsim/
vga/Verilog HDL/vga1/simulation/modelsim/msim_transcript
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/_info
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/_temp/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/_vmake
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll/_primary.dat
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll/_primary.dbs
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll/_primary.vhd
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll/verilog.prw
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll/verilog.psm
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll_altpll/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll_altpll/_primary.dat
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll_altpll/_primary.dbs
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll_altpll/_primary.vhd
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll_altpll/verilog.prw
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/pll_altpll/verilog.psm
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/r_g_b/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/r_g_b/_primary.dat
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/r_g_b/_primary.dbs
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/r_g_b/_primary.vhd
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/r_g_b/verilog.prw
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/r_g_b/verilog.psm
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/test/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/test/_primary.dat
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/test/_primary.dbs
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/test/_primary.vhd
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/test/verilog.prw
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/test/verilog.psm
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/top/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/top/_primary.dat
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/top/_primary.dbs
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/top/_primary.vhd
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/top/verilog.prw
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/top/verilog.psm
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/vga/
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/vga/_primary.dat
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/vga/_primary.dbs
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/vga/_primary.vhd
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/vga/verilog.prw
vga/Verilog HDL/vga1/simulation/modelsim/rtl_work/vga/verilog.psm
vga/Verilog HDL/vga1/simulation/modelsim/vga.sft
vga/Verilog HDL/vga1/simulation/modelsim/vga.vo
vga/Verilog HDL/vga1/simulation/modelsim/vga.vt
vga/Verilog HDL/vga1/simulation/modelsim/vga_8_1200mv_0c_slow.vo
vga/Verilog HDL/vga1/simulation/modelsim/vga_8_1200mv_0c_v_slow.sdo
vga/Verilog HDL/vga1/simulation/modelsim/vga_8_1200mv_85c_slow.vo
vga/Verilog HDL/vga1/simulation/modelsim/vga_8_1200mv_85c_v_slow.sdo
vga/Verilog HDL/vga1/simulation/modelsim/vga_fast.vo
vga/Verilog HDL/vga1/simulation/modelsim/vga_min_1200mv_0c_fast.vo
vga/Verilog HDL/vga1/simulation/modelsim/vga_min_1200mv_0c_v_fast.sdo
vga/Verilog HDL/vga1/simulation/modelsim/vga_modelsim.xrf
vga/Verilog HDL/vga1/simulation/modelsim/vga_run_msim_rtl_verilog.do
vga/Verilog HDL/vga1/simulation/modelsim/vga_run_msim_rtl_verilog.do.bak
vga/Verilog HDL/vga1/simulation/modelsim/vga_run_msim_rtl_verilog.do.bak1
vga/Verilog HDL/vga1/simulation/modelsim/vga_run_msim_rtl_verilog.do.bak2
vga/Verilog HDL/vga1/simulation/modelsim/vga_run_msim_rtl_verilog.do.bak3
vga/Verilog HDL/vga1/simulation/modelsim/vga_v.sdo
vga/Verilog HDL/vga1/simulation/modelsim/vga_v_fast.sdo
vga/Verilog HDL/vga1/simulation/modelsim/vsim.wlf
vga/Verilog HDL/vga1/test.v
vga/Verilog HDL/vga1/test.v.bak
vga/Verilog HDL/vga1/top.v
vga/Verilog HDL/vga1/top.v.bak
vga/Verilog HDL/vga1/vga.asm.rpt
vga/Verilog HDL/vga1/vga.cdf
vga/Verilog HDL/vga1/vga.done
vga/Verilog HDL/vga1/vga.eda.rpt
vga/Verilog HDL/vga1

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