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文件名称:CD1_MT9M034_DISPLAY_SAVE

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [MacOS] [VHDL] [源码]
  • 上传时间：
    2016-07-13
  • 文件大小：
    6.57mb
  • 已下载：
    1次
  • 提 供 者：
    丁**
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

基于FPGA的MT9M034图像采集显示并存在TF卡是的例程，FPGA和SDRAM完成了RAW图像的采集和转成RGB，并通过VGA显示。NIOS完成了RGB图像存成BMP图像的功能和CMOS的IIC配置-Based on FPGA MT9M034 image acquisition and displayed and TF card is routines, FPGA and SDRAM completed the acquisition of raw image and convert the RGB, and VGA display. NIOS completed the RGB image stored as a function of the BMP image and IIC CMOS configuration
(系统自动生成,下载前可以参看下载内容)

下载文件列表

CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/.sopc_builder/filters.xml
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/.sopc_builder/install.ptf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/.sopc_builder/install2.ptf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/.sopc_builder/preferences.xml
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPALY.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.asm.rpt
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.cdf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.done
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.dpf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.fit.rpt
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.fit.smsg
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.fit.summary
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.flow.rpt
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.jdi
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.map.rpt
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.map.smsg
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.map.summary
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.pin
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.pof
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.qpf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.qsf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.qws
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.sdc
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.sof
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.sta.rpt
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY.sta.summary
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CD1_MT9M034_DISPLAY_assignment_defaults.qdf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/CONTROL.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0.ocp
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0.sdc
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_bht_ram.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_dc_tag_ram.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_ic_tag_ram.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_jtag_debug_module_sysclk.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_jtag_debug_module_tck.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_jtag_debug_module_wrapper.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_mult_cell.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_ociram_default_contents.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_oci_test_bench.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_rf_ram_a.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_rf_ram_b.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/cpu_0_test_bench.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/db/CD1_MT9M034_DISPLAY.db_info
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/epcs_flash_controller_0.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/epcs_flash_controller_0_boot_rom.hex
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/greybox_tmp/cbx_args.txt
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/Image_RW_0.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/IP/DM9000A/DM9000A_IF_hw.tcl
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/IP/DM9000A/hdl/DM9000A_IF.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/IP/Image_RW/Image_RW.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/IP/Image_RW/Image_RW_hw.tcl
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/IP/Image_RW/Image_RW_hw.tcl~
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/IP/SRAM_16Bit_512K/hdl/SRAM_16Bit_512K.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/IP/SRAM_16Bit_512K/SRAM_16Bit_512K_hw.tcl
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/jtag_uart_0.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/KEY.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/LED.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/an.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/CMOS_Capture.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/CONTROL.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/Curve_Averaging.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/GAMA_COR/GamaCOR.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/GAMA_COR/GamaCOR_B.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/GAMA_COR/GamaCOR_G.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/GAMA_COR/GamaCOR_R.mif
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/GAMA_COR/GamaRAM_B.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/GAMA_COR/GamaRAM_G.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/GAMA_COR/GamaRAM_R.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/I2C_CMOS_Config.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/I2C_Controller.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/Line_Buffer.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/MAC_3.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/PLL108.ppf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/PLL108.qip
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/PLL108.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/PLL50.ppf
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/PLL50.qip
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/PLL50.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/RAW2RGB.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/Reset_Delay.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/Sdram_Control_4Port/command.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/Sdram_Control_4Port/control_interface.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/Sdram_Control_4Port/Sdram_Control_4Port.v
CD1_MT9M034_DISPLAY_SAVE/FPGA_CODE/MY_CODE/Sdram_Control_4Port/Sdram_FIFO.qip
CD1

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