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文件名称:clock_monitor

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-07-28
  • 文件大小：
    1.2kb
  • 已下载：
    0次
  • 提 供 者：
    zhan****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

时钟监测模块，在系统运行过程中，时刻保持对时钟频率的检测-Clock detection module, the system is running, keep the clock frequency detection
(系统自动生成,下载前可以参看下载内容)

下载文件列表

clock_monitor.v

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