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文件名称:VERILOG-DESIGN

  • 所属分类：
    Other systems
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-08-22
  • 文件大小：
    30.61mb
  • 已下载：
    0次
  • 提 供 者：
    l****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

很多使用Verilog HDL的实例，并有说明，是学习Verilog 不可多得的好资料。

-many Verilog HDL examples and has made it clear that it is rare to learn Verilog good information.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.(0).cnf.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.(0).cnf.hdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.amm.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.asm.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.asm.rdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.asm_labs.ddb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cbx.xml
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cmp.bpm
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cmp.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cmp.hdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cmp.kpt
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cmp.logdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cmp.rdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cmp_merge.kpt
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cuda_io_sim_cache.31um_ff_1200mv_0c_fast.hsd
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cuda_io_sim_cache.31um_ss_1200mv_85c_slow.hsd
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cuda_io_sim_cache.45um_ff_1200mv_0c_fast.hsd
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.cuda_io_sim_cache.45um_ss_1200mv_85c_slow.hsd
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.db_info
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.fit.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.hier_info
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.hif
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.idb.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.lpc.html
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.lpc.rdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.lpc.txt
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map.bpm
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map.hdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map.kpt
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map.logdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map_bb.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map_bb.hdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.map_bb.logdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.pre_map.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.pre_map.hdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.rtlv.hdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.rtlv_sg.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.rtlv_sg_swap.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sgdiff.cdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sgdiff.hdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sim.cvwf
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sld_design_entry.sci
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sld_design_entry_dsc.sci
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.smart_action.txt
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sta.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sta.rdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.sta_cmp.8_slow_1200mv_85c.tdb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.syn_hier_info
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.tiscmp.fast_1200mv_0c.ddb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.tiscmp.slow_1200mv_0c.ddb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.tiscmp.slow_1200mv_85c.ddb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.tis_db_list.ddb
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3.tmw_info
VERILOG设计实例/10__encode8_3_BCD/db/encode8_3_global_asgn_op.abo
VERILOG设计实例/10__encode8_3_BCD/db/logic_util_heursitic.dat
VERILOG设计实例/10__encode8_3_BCD/db/prev_cmp_encode8_3.asm.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/prev_cmp_encode8_3.fit.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/prev_cmp_encode8_3.map.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/prev_cmp_encode8_3.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/prev_cmp_encode8_3.sim.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/prev_cmp_encode8_3.sta.qmsg
VERILOG设计实例/10__encode8_3_BCD/db/wed.wsf
VERILOG设计实例/10__encode8_3_BCD/encode83.vwf
VERILOG设计实例/10__encode8_3_BCD/encode8_3.asm.rpt
VERILOG设计实例/10__encode8_3_BCD/encode8_3.bdf
VERILOG设计实例/10__encode8_3_BCD/encode8_3.bsf
VERILOG设计实例/10__encode8_3_BCD/encode8_3.done
VERILOG设计实例/10__encode8_3_BCD/encode8_3.dpf
VERILOG设计实例/10__encode8_3_BCD/encode8_3.fit.rpt
VERILOG设计实例/10__encode8_3_BCD/encode8_3.fit.smsg
VERILOG设计实例/10__encode8_3_BCD/encode8_3.fit.summary
VERILOG设计实例/10__encode8_3_BCD/encode8_3.flow.rpt
VERILOG设计实例/10__encode8_3_BCD/encode8_3.map.rpt
VERILOG设计实例/10__encode8_3_BCD/encode8_3.map.smsg
VERILOG设计实例/10__encode8_3_BCD/encode8_3.map.summary
VERILOG设计实例/10__encode8_3_BCD/encode8_3.pin
VERILOG设计实例/10__encode8_3_BCD/encode8_3.qpf
VERILOG设计实例/10__encode8_3_BCD/encode8_3.qsf
VERILOG设计实例/10__encode8_3_BCD/encode8_3.qws
VERILOG设计实例/10__encode8_3_BCD/encode8_3.sim.rpt
VERILOG设计实例/10__encode8_3_BCD/encode8_3.sof
VERILOG设计实例/10__encode8_3_BCD/encode8_3.sta.rpt
VERILOG设计实例/10__encode8_3_BCD/encode8_3.sta.summary
VERILOG设计实例/10__encode8_3_BCD/encode8_3.v
VERILOG设计实例/10__encode8_3_BCD/encode8_3.v.bak
VERILOG设计实例/10__encode8_3_BCD/encode8_3.vwf
VERILOG设计实例/10__encode8_3_BCD/encode8_3_assignment_defaults.qdf
VERILOG设计实例/10__encode8_3_BCD/incremental_db/compiled_partitions/encode8_3.db_info
VERILOG设计实例/10__encode8_3_BCD/incremental_db/compiled_partitions/encode8_3.root_partition.cmp.atm
VERILOG设计实例/10__encode8_3_BCD/incremental_db/compiled_partitions/encode8_3.root_parti

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