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  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2016-12-07
  • 文件大小：
    1.74kb
  • 已下载：
    0次
  • 提 供 者：
    乔***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

先将并行数据转换为串行位流，再将串行位流转换为并行数据，两个模块共用一条并行总线和时钟。-First parallel data into a serial bit stream, then the serial bit stream into parallel data, two modules share a parallel bus and a clock.
(系统自动生成,下载前可以参看下载内容)

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