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文件名称:20161227_sf

  • 所属分类:
  • 标签属性:
  • 上传时间:
    2016-12-27
  • 文件大小:
    129.23kb
  • 已下载:
    1次
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AES加密算法中的列混合模块的FPGA实现源代码,采用Verillog语言,在软件Quartus II上综合-AES encryption algorithm in the FPGA column hybrid module implementation source code, using language Verillog integrated in the Quartus II software
(系统自动生成,下载前可以参看下载内容)

下载文件列表

20161227_sf/db/logic_util_heursitic.dat
20161227_sf/db/sf.(0).cnf.cdb
20161227_sf/db/sf.(0).cnf.hdb
20161227_sf/db/sf.cbx.xml
20161227_sf/db/sf.cmp.rdb
20161227_sf/db/sf.cmp_merge.kpt
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20161227_sf/db/sf.lpc.html
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20161227_sf/db/sf.map.rdb
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20161227_sf/db/sf.sgdiff.hdb
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20161227_sf/db/sf.sld_design_entry_dsc.sci
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20161227_sf/db/sf.tis_db_list.ddb
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20161227_sf/incremental_db/compiled_partitions/sf.root_partition.map.kpt
20161227_sf/incremental_db/README
20161227_sf/MixColumn.v
20161227_sf/sf.done
20161227_sf/sf.flow.rpt
20161227_sf/sf.map.rpt
20161227_sf/sf.map.smsg
20161227_sf/sf.map.summary
20161227_sf/sf.qpf
20161227_sf/sf.qsf
20161227_sf/sf.qws
20161227_sf/sf_description.txt
20161227_sf/incremental_db/compiled_partitions
20161227_sf/db
20161227_sf/incremental_db
20161227_sf

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