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文件名称:Adder

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-03-04
  • 文件大小：
    129.05kb
  • 已下载：
    0次
  • 提 供 者：
    ro***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

采用HDL语言实现加法操作，可以作为入门的实验例程。-the adder is design by HDL.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

Adder/ADDR.prj
Adder/component/work/ADDR_TOP/ADDR_TOP.cxf
Adder/component/work/ADDR_TOP/ADDR_TOP.sdb
Adder/component/work/ADDR_TOP/ADDR_TOP.v
Adder/designer/impl1/ADDR_TOP.adb
Adder/designer/impl1/ADDR_TOP.dtf/verify.log
Adder/designer/impl1/ADDR_TOP.ide_des
Adder/designer/impl1/ADDR_TOP.pdb
Adder/designer/impl1/ADDR_TOP.pdb.depends
Adder/designer/impl1/ADDR_TOP.tcl
Adder/designer/impl1/ADDR_TOP_fp/$$FlashPro_FPBBALTLPT1.L$$
Adder/designer/impl1/ADDR_TOP_fp/ADDR_TOP.log
Adder/designer/impl1/ADDR_TOP_fp/ADDR_TOP.pro
Adder/designer/impl1/ADDR_TOP_fp/projectData/ADDR_TOP.pdb
Adder/designer/impl1/designer.log
Adder/hdl/KEY.v
Adder/simulation/modelsim.ini
Adder/simulation/modelsim.ini.sav
Adder/smartgen/ADDR/ADDR.cxf
Adder/smartgen/ADDR/ADDR.gen
Adder/smartgen/ADDR/ADDR.log
Adder/smartgen/ADDR/ADDR.v
Adder/smartgen/ADDR_TOP_work.ixf
Adder/smartgen/ADDR_work.ixf
Adder/smartgen/KEY_work.ixf
Adder/smartgen/smartgen.aws
Adder/synthesis/ADDR_TOP.areasrr
Adder/synthesis/ADDR_TOP.edn
Adder/synthesis/ADDR_TOP.fse
Adder/synthesis/ADDR_TOP.htm
Adder/synthesis/ADDR_TOP.map
Adder/synthesis/ADDR_TOP.sap
Adder/synthesis/ADDR_TOP.sdf
Adder/synthesis/ADDR_TOP.so
Adder/synthesis/ADDR_TOP.srd
Adder/synthesis/ADDR_TOP.srm
Adder/synthesis/ADDR_TOP.srr
Adder/synthesis/ADDR_TOP.srs
Adder/synthesis/ADDR_TOP.tlg
Adder/synthesis/ADDR_TOP_sdc.sdc
Adder/synthesis/ADDR_TOP_syn.prj
Adder/synthesis/run_options.txt
Adder/synthesis/stdout.log
Adder/synthesis/syntmp/ADDR_TOP.msg
Adder/synthesis/syntmp/ADDR_TOP.plg
Adder/synthesis/syntmp/ADDR_TOP_flink.htm
Adder/synthesis/syntmp/ADDR_TOP_srr.htm
Adder/synthesis/syntmp/ADDR_TOP_toc.htm
Adder/synthesis/syntmp/sap.log
Adder/viewdraw/vf/project.lst
Adder/viewdraw/viewdraw.ini
Adder/designer/impl1/ADDR_TOP_fp/projectData
Adder/component/work/ADDR_TOP
Adder/designer/impl1/ADDR_TOP.dtf
Adder/designer/impl1/ADDR_TOP_fp
Adder/designer/impl1/simulation
Adder/component/work
Adder/designer/impl1
Adder/smartgen/ADDR
Adder/synthesis/backup
Adder/synthesis/coreip
Adder/synthesis/syntmp
Adder/viewdraw/sch
Adder/viewdraw/sym
Adder/viewdraw/vf
Adder/viewdraw/wir
Adder/component
Adder/constraint
Adder/coreconsole
Adder/designer
Adder/hdl
Adder/phy_synthesis
Adder/simulation
Adder/smartgen
Adder/stimulus
Adder/synthesis
Adder/viewdraw
Adder

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