实验目的：
熟悉ISE8.2开发环境，掌握工程的生成方法；
熟悉SEED-XDTK_V4实验环境；
了解LCD的HDL实现；
了解Memory模块的使用。
实验内容：
FPGA的memory模块的生成及例化；
系统时钟设计；
LCD点亮。(Experimental purpose:
Familiar with ISE8.2 development environment, master the method of Engineering generation;
Familiar with SEED-XDTK_V4 experiment environment;
Understanding the HDL implementation of LCD;
Understanding the use of the Memory module.
Experiment content:
Generation and instantiation of memory module of FPGA;
System clock design;
LCD light up.)