文件名称:fpga代码
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实现了m序列产生,同步信号提取功能,实现了所有功能(The m sequence is generated and the synchronous signal extraction function is realized)
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RANGEN
RANGEN\DOC
RANGEN\DOC\设计方案说明.docx
RANGEN\RANGEN.asm.rpt
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RANGEN\RANGEN.qpf
RANGEN\RANGEN.qsf
RANGEN\RANGEN.sof
RANGEN\RANGEN.sta.rpt
RANGEN\RANGEN.sta.summary
RANGEN\RANGEN_stp.stp
RANGEN\RTL
RANGEN\RTL\RANGEN.v
RANGEN\RTL\RANGEN.v.bak
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RANGEN\RTL\clock_div.v.bak
RANGEN\RTL\sigxnor.v
RANGEN\RTL\sigxnor.v.bak
RANGEN\RTL\synclk_buf.v
RANGEN\RTL\synclk_buf.v.bak
RANGEN\clock_div.bsf
RANGEN\sigxnor.bsf
RANGEN\synclk_buf.bsf
RANGEN\top_Block.bdf
RANGEN\DOC
RANGEN\DOC\设计方案说明.docx
RANGEN\RANGEN.asm.rpt
RANGEN\RANGEN.bsf
RANGEN\RANGEN.done
RANGEN\RANGEN.fit.rpt
RANGEN\RANGEN.fit.smsg
RANGEN\RANGEN.fit.summary
RANGEN\RANGEN.flow.rpt
RANGEN\RANGEN.jdi
RANGEN\RANGEN.map.rpt
RANGEN\RANGEN.map.summary
RANGEN\RANGEN.pin
RANGEN\RANGEN.qpf
RANGEN\RANGEN.qsf
RANGEN\RANGEN.sof
RANGEN\RANGEN.sta.rpt
RANGEN\RANGEN.sta.summary
RANGEN\RANGEN_stp.stp
RANGEN\RTL
RANGEN\RTL\RANGEN.v
RANGEN\RTL\RANGEN.v.bak
RANGEN\RTL\clock_div.v
RANGEN\RTL\clock_div.v.bak
RANGEN\RTL\sigxnor.v
RANGEN\RTL\sigxnor.v.bak
RANGEN\RTL\synclk_buf.v
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RANGEN\clock_div.bsf
RANGEN\sigxnor.bsf
RANGEN\synclk_buf.bsf
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