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文件名称:verilog

  • 所属分类：
    VHDL/FPGA/Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-07-08
  • 文件大小：
    89kb
  • 已下载：
    0次
  • 提 供 者：
    rby****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

moore逻辑实现，用verilog完成，在multisim上完成(moore logic realization)
相关搜索： Moore

(系统自动生成,下载前可以参看下载内容)

下载文件列表

block.v
block.v.bak
counter.v
counter.v.bak
gate.v
gate.v.bak
moore.v
non-block.v
non-block.v.bak
rby.cr.mti
rby.mpf
rby1.cr.mti
rby1.mpf
rby2.cr.mti
rby2.mpf
test_counter.bak
test_counter.v
test_counter.v.bak
transcript
vsim.wlf
wave1.bmp
wave2.bmp

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