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文件名称:01_MODEL_FIXED

  • 所属分类：
    嵌入式/单片机编程
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2017-07-27
  • 文件大小：
    6kb
  • 已下载：
    0次
  • 提 供 者：
    想简单****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
电信下载 联通下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

FPGA控制时钟以及数据的传输相位调节，可以很方便地进行ADC等高速接口的动态相位调整；(FPGA control clock and data transmission phase adjustment, can be easily carried out ADC and other high-speed interface dynamic phase adjustment;)
相关搜索： iodelay verilog

(系统自动生成,下载前可以参看下载内容)

下载文件列表

01_MODEL_FIXED\My_clk.v
01_MODEL_FIXED\My_clk.xco
01_MODEL_FIXED\My_test2.v
01_MODEL_FIXED\Test_iodelay.v
01_MODEL_FIXED

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