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文件名称:程序veriligHDL

  • 所属分类:
  • 标签属性:
  • 上传时间:
    2017-08-19
  • 文件大小:
    634kb
  • 已下载:
    0次
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  • 下载说明:
    别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容来自于网络,使用问题请自行百度

DDS实现波形发生器,产生频率和幅值均可调的三角波、正弦波、锯齿波、和方波等。(DDS realize waveform generator,)
相关搜索: alterafpga

(系统自动生成,下载前可以参看下载内容)

下载文件列表

程序veriligHDL\ADDR32_BUS.bsf
程序veriligHDL\Chain1.cdf
程序veriligHDL\Chain2.cdf
程序veriligHDL\Chain4.cdf
程序veriligHDL\control.bsf
程序veriligHDL\control.vhd.bak
程序veriligHDL\db\add_sub_0ph.tdf
程序veriligHDL\db\add_sub_1ph.tdf
程序veriligHDL\db\add_sub_1rh.tdf
程序veriligHDL\db\add_sub_3dc.tdf
程序veriligHDL\db\add_sub_3rh.tdf
程序veriligHDL\db\add_sub_4dc.tdf
程序veriligHDL\db\add_sub_5dc.tdf
程序veriligHDL\db\add_sub_5rh.tdf
程序veriligHDL\db\add_sub_6dc.tdf
程序veriligHDL\db\add_sub_6eh.tdf
程序veriligHDL\db\add_sub_7dc.tdf
程序veriligHDL\db\add_sub_8dc.tdf
程序veriligHDL\db\add_sub_8ii.tdf
程序veriligHDL\db\add_sub_9dc.tdf
程序veriligHDL\db\add_sub_9eh.tdf
程序veriligHDL\db\add_sub_9gh.tdf
程序veriligHDL\db\add_sub_adc.tdf
程序veriligHDL\db\add_sub_bdc.tdf
程序veriligHDL\db\add_sub_ceh.tdf
程序veriligHDL\db\add_sub_g4h.tdf
程序veriligHDL\db\add_sub_h4h.tdf
程序veriligHDL\db\add_sub_hnh.tdf
程序veriligHDL\db\add_sub_ish.tdf
程序veriligHDL\db\add_sub_j4h.tdf
程序veriligHDL\db\add_sub_jec.tdf
程序veriligHDL\db\add_sub_k4h.tdf
程序veriligHDL\db\add_sub_kec.tdf
程序veriligHDL\db\add_sub_knh.tdf
程序veriligHDL\db\add_sub_ksh.tdf
程序veriligHDL\db\add_sub_l4h.tdf
程序veriligHDL\db\add_sub_lec.tdf
程序veriligHDL\db\add_sub_lsh.tdf
程序veriligHDL\db\add_sub_m4h.tdf
程序veriligHDL\db\add_sub_mec.tdf
程序veriligHDL\db\add_sub_msh.tdf
程序veriligHDL\db\add_sub_nec.tdf
程序veriligHDL\db\add_sub_oec.tdf
程序veriligHDL\db\add_sub_ohh.tdf
程序veriligHDL\db\add_sub_pch.tdf
程序veriligHDL\db\add_sub_phh.tdf
程序veriligHDL\db\add_sub_rhh.tdf
程序veriligHDL\db\add_sub_shh.tdf
程序veriligHDL\db\add_sub_vhh.tdf
程序veriligHDL\db\altsyncram_0h41.tdf
程序veriligHDL\db\altsyncram_1p41.tdf
程序veriligHDL\db\altsyncram_5351.tdf
程序veriligHDL\db\altsyncram_6v41.tdf
程序veriligHDL\db\altsyncram_9051.tdf
程序veriligHDL\db\altsyncram_a951.tdf
程序veriligHDL\db\altsyncram_ch41.tdf
程序veriligHDL\db\altsyncram_da51.tdf
程序veriligHDL\db\altsyncram_ee51.tdf
程序veriligHDL\db\altsyncram_jr41.tdf
程序veriligHDL\db\altsyncram_lo51.tdf
程序veriligHDL\db\altsyncram_o151.tdf
程序veriligHDL\db\altsyncram_qe41.tdf
程序veriligHDL\db\altsyncram_r251.tdf
程序veriligHDL\db\altsyncram_tf41.tdf
程序veriligHDL\db\altsyncram_uo41.tdf
程序veriligHDL\db\alt_u_div_4ue.tdf
程序veriligHDL\db\alt_u_div_8oe.tdf
程序veriligHDL\db\alt_u_div_8re.tdf
程序veriligHDL\db\alt_u_div_aoe.tdf
程序veriligHDL\db\alt_u_div_are.tdf
程序veriligHDL\db\alt_u_div_cre.tdf
程序veriligHDL\db\alt_u_div_ere.tdf
程序veriligHDL\db\alt_u_div_fre.tdf
程序veriligHDL\db\DDS_verilog.db_info
程序veriligHDL\db\DDS_verilog.smp_dump.txt
程序veriligHDL\db\logic_util_heursitic.dat
程序veriligHDL\db\lpm_divide_07m.tdf
程序veriligHDL\db\lpm_divide_17m.tdf
程序veriligHDL\db\lpm_divide_27m.tdf
程序veriligHDL\db\lpm_divide_37m.tdf
程序veriligHDL\db\lpm_divide_47m.tdf
程序veriligHDL\db\lpm_divide_e8m.tdf
程序veriligHDL\db\lpm_divide_g5m.tdf
程序veriligHDL\db\lpm_divide_h5m.tdf
程序veriligHDL\db\mult_6us.tdf
程序veriligHDL\db\mult_ivs.tdf
程序veriligHDL\db\mux_0hc.tdf
程序veriligHDL\db\mux_3nc.tdf
程序veriligHDL\db\mux_cfc.tdf
程序veriligHDL\db\mux_hfc.tdf
程序veriligHDL\db\prev_cmp_DDS_ask.qmsg
程序veriligHDL\db\prev_cmp_DDS_verilog.qmsg
程序veriligHDL\db\prev_cmp_TwoPose_EP1C3T.asm.qmsg
程序veriligHDL\db\prev_cmp_TwoPose_EP1C3T.fit.qmsg
程序veriligHDL\db\prev_cmp_TwoPose_EP1C3T.map.qmsg
程序veriligHDL\db\prev_cmp_TwoPose_EP1C3T.sim.qmsg
程序veriligHDL\db\prev_cmp_TwoPose_EP1C3T.tan.qmsg
程序veriligHDL\db\sign_div_unsign_0mh.tdf
程序veriligHDL\db\sign_div_unsign_anh.tdf
程序veriligHDL\db\sign_div_unsign_ckh.tdf

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